JPH0211172B2 - - Google Patents
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- JPH0211172B2 JPH0211172B2 JP56501996A JP50199681A JPH0211172B2 JP H0211172 B2 JPH0211172 B2 JP H0211172B2 JP 56501996 A JP56501996 A JP 56501996A JP 50199681 A JP50199681 A JP 50199681A JP H0211172 B2 JPH0211172 B2 JP H0211172B2
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- JP
- Japan
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- capacitor
- input
- filter
- clock
- circuit
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Links
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- 238000005070 sampling Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 4
- 238000011045 prefiltration Methods 0.000 description 4
- 230000002040 relaxant effect Effects 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
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- 230000004048 modification Effects 0.000 description 1
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- 239000010703 silicon Substances 0.000 description 1
- 238000001228 spectrum Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H19/00—Networks using time-varying elements, e.g. N-path filters
- H03H19/004—Switched capacitor networks
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Filters That Use Time-Delay Elements (AREA)
Description
請求の範囲
１ エイリアシングを回避する為にサンプリング
周波数の周辺における入力アナログ信号の外来的
周波数成分を抑圧すべく適合されたサンプルデー
タシステム用の余弦フイルタにおいて、 反転入力リードと、基準電圧に接続した非反転
入力リードと、出力リードとを持つた演算増幅
器； 第１コンデンサと、各クロツク期間の終端にお
ける前記第１コンデンサ上の全電荷が隣接する半
サイクルにおける入力電圧の和である様に相補的
な第１クロツク及び第２クロツク信号によつて制
御されるスイツチ手段と、を具備しており、アナ
ログ入力信号を前記演算増幅器の前記反転入力リ
ードへ供給する為のスイツチトキヤパシタ入力回
路； 前記演算増幅器の前記反転入力リードと前記出
力リードとの間に接続された第２コンデンサを具
有する第１フイードバツク経路と、前記第１及び
第２クロツク信号の一方によつて制御されるスイ
ツチ手段を具有しており且つ前記第１フイードバ
ツク経路と平行に接続された第２フイードバツク
経路と、を具備するフイードバツク回路； を有することを特徴とする余弦フイルタ。
周波数の周辺における入力アナログ信号の外来的
周波数成分を抑圧すべく適合されたサンプルデー
タシステム用の余弦フイルタにおいて、 反転入力リードと、基準電圧に接続した非反転
入力リードと、出力リードとを持つた演算増幅
器； 第１コンデンサと、各クロツク期間の終端にお
ける前記第１コンデンサ上の全電荷が隣接する半
サイクルにおける入力電圧の和である様に相補的
な第１クロツク及び第２クロツク信号によつて制
御されるスイツチ手段と、を具備しており、アナ
ログ入力信号を前記演算増幅器の前記反転入力リ
ードへ供給する為のスイツチトキヤパシタ入力回
路； 前記演算増幅器の前記反転入力リードと前記出
力リードとの間に接続された第２コンデンサを具
有する第１フイードバツク経路と、前記第１及び
第２クロツク信号の一方によつて制御されるスイ
ツチ手段を具有しており且つ前記第１フイードバ
ツク経路と平行に接続された第２フイードバツク
経路と、を具備するフイードバツク回路； を有することを特徴とする余弦フイルタ。
２ 請求の範囲第１項において、前記入力回路の
前記スイツチ手段が、アナログ信号源と前記演算
増幅器の前記反転入力リードとの間に直列接続さ
れた第１及び第２スイツチと、前記アナログ信号
源と前記基準電圧との間に直列接続された第３及
び第４スイツチと、を有しており、前記第１コン
デンサは、前記第１及び第２スイツチの間の節点
へ接続された第１プレートと、前記第３及び第４
スイツチの間の節点へ接続された第２プレート
と、を持つており、前記第１及び第４スイツチは
前記第１クロツク信号によつて制御されると共
に、前記第２及び第３スイツチは前記第２クロツ
ク信号によつて制御されることを特徴とする余弦
フイルタ。
前記スイツチ手段が、アナログ信号源と前記演算
増幅器の前記反転入力リードとの間に直列接続さ
れた第１及び第２スイツチと、前記アナログ信号
源と前記基準電圧との間に直列接続された第３及
び第４スイツチと、を有しており、前記第１コン
デンサは、前記第１及び第２スイツチの間の節点
へ接続された第１プレートと、前記第３及び第４
スイツチの間の節点へ接続された第２プレート
と、を持つており、前記第１及び第４スイツチは
前記第１クロツク信号によつて制御されると共
に、前記第２及び第３スイツチは前記第２クロツ
ク信号によつて制御されることを特徴とする余弦
フイルタ。
３ 請求の範囲第１項において、前記フイードバ
ツク回路の前記スイツチ手段が、前記第１クロツ
ク信号によつて制御される１個のスイツチを有し
ていることを特徴とする余弦フイルタ。
ツク回路の前記スイツチ手段が、前記第１クロツ
ク信号によつて制御される１個のスイツチを有し
ていることを特徴とする余弦フイルタ。
４ 請求の範囲第１項において、前記フイードバ
ツク回路の前記スイツチ手段が、前記第２フイー
ドバツク経路において直列接続された一対のスイ
ツチと、前記一対のスイツチの間の節点に接続し
た第１プレート及び前記基準電圧に接続した第２
プレートを持つた第３コンデンサと、を有するこ
とを特徴とする余弦フイルタ。
ツク回路の前記スイツチ手段が、前記第２フイー
ドバツク経路において直列接続された一対のスイ
ツチと、前記一対のスイツチの間の節点に接続し
た第１プレート及び前記基準電圧に接続した第２
プレートを持つた第３コンデンサと、を有するこ
とを特徴とする余弦フイルタ。
５ 請求の範囲第４項において、前記第２フイー
ドバツク経路は、前記第１及び第２クロツク信号
の１つによつて制御される第１スイツチ手段と、
前記第１及び第２クロツク信号の他方によつて制
御され前記第１スイツチ手段と直列に接続されて
いる第２スイツチ手段と、前記第２コンデンサと
容量が等しく且つ前記第１及び第２スイツチ手段
の間の節点と接地との間に接続されている第３コ
ンデンサと、を有することを特徴とする余弦フイ
ルタ。
ドバツク経路は、前記第１及び第２クロツク信号
の１つによつて制御される第１スイツチ手段と、
前記第１及び第２クロツク信号の他方によつて制
御され前記第１スイツチ手段と直列に接続されて
いる第２スイツチ手段と、前記第２コンデンサと
容量が等しく且つ前記第１及び第２スイツチ手段
の間の節点と接地との間に接続されている第３コ
ンデンサと、を有することを特徴とする余弦フイ
ルタ。
６ 請求の範囲第４項において、前記一対のスイ
ツチが、前記演算増幅器の前記反転入力リードと
前記節点との間に接続されており前記第１クロツ
ク信号によつて制御される第１スイツチと、前記
節点と前記演算増幅器の前記出力リードとの間に
接続されており前記第２クロツク信号によつて制
御される第２スイツチと、を有することを特徴と
する余弦フイルタ。
ツチが、前記演算増幅器の前記反転入力リードと
前記節点との間に接続されており前記第１クロツ
ク信号によつて制御される第１スイツチと、前記
節点と前記演算増幅器の前記出力リードとの間に
接続されており前記第２クロツク信号によつて制
御される第２スイツチと、を有することを特徴と
する余弦フイルタ。
７ 請求の範囲第２項乃至第６項の内のいずれか
１項において、前記スイツチがMOSFET装置を
有していることを特徴とする余弦フイルタ。
１項において、前記スイツチがMOSFET装置を
有していることを特徴とする余弦フイルタ。
８ 請求の範囲第１項乃至第５項の内のいずれか
１項において、前記第１及び第２クロツク信号は
周波数が等しく且つ位相が逆であることを特徴と
する余弦フイルタ。
１項において、前記第１及び第２クロツク信号は
周波数が等しく且つ位相が逆であることを特徴と
する余弦フイルタ。
発明の背景
本発明はサンプル−データシステム用の電子フ
イルタ回路に関するものであつて、更に詳細に
は、スイツチトキヤパシタを有するタイプのフイ
ルタに対する前置フイルター乃至は余弦フイルタ
ーに関するものである。
イルタ回路に関するものであつて、更に詳細に
は、スイツチトキヤパシタを有するタイプのフイ
ルタに対する前置フイルター乃至は余弦フイルタ
ーに関するものである。
入力信号周波数（Fi）がサンプリング乃至はク
ロツク周波数（Fc）を含むか又はそれに近接し
ている範囲内にあるサンプル−データシステム乃
至は装置に於いて、（Fc−Fi）成分及び（Fc＋
Fi）成分のスペクトルを有する信号の重量又はエ
イリアシング（aliasing）によつて擬似的な周波
数が発生される。電荷結合素子（CCD）を使用
する回路に関するこの様な問題に対する一つの提
案された解決方法がIEEEジヤーナル オブ ソ
リツド ステイト サーキツツ（IEEE Journal
of Solid State Circuits）、SC−12巻、No.６、
1977年12月版に記載されている。しかしながら、
そこに提案されている回路及びCCD装置を有す
る構成は比較的複雑であり、本発明の以前に於い
ては同一の問題が存在していた金属−酸化物−シ
リコン（MOS）装置を使用し且つスイツチトキ
ヤパシタを有するフイルタを使用した回路に適用
することは不可能である。
ロツク周波数（Fc）を含むか又はそれに近接し
ている範囲内にあるサンプル−データシステム乃
至は装置に於いて、（Fc−Fi）成分及び（Fc＋
Fi）成分のスペクトルを有する信号の重量又はエ
イリアシング（aliasing）によつて擬似的な周波
数が発生される。電荷結合素子（CCD）を使用
する回路に関するこの様な問題に対する一つの提
案された解決方法がIEEEジヤーナル オブ ソ
リツド ステイト サーキツツ（IEEE Journal
of Solid State Circuits）、SC−12巻、No.６、
1977年12月版に記載されている。しかしながら、
そこに提案されている回路及びCCD装置を有す
る構成は比較的複雑であり、本発明の以前に於い
ては同一の問題が存在していた金属−酸化物−シ
リコン（MOS）装置を使用し且つスイツチトキ
ヤパシタを有するフイルタを使用した回路に適用
することは不可能である。
スイツチトキヤパシタを有するフイルタは所定
の割合でアナログ入力信号をサンプルするサンプ
ル−データシステムである。この場合に信号が帯
域制限されていない場合には、サンプリング周波
数の周辺に於ける全ての成分が基本帯域内に折り
返されて、前述したエイリアシングの問題を発生
させる。（Fs）でクロツク動作されるスイツチト
キヤパシタを有する低域フイルターに於いては、
（Fp）を通過帯域端とした場合にアナログ前置フ
イルタよつて入力信号を（Fs−Fp）に帯域制限
する必要がある。（Fs）が低い場合には、複雑な
アナログ前置フイルタが必要とされる場合があ
る。しかしながら、フイルタの前に余弦フイルタ
を設けた場合には、入力信号は外部的に2Fs−Fp
に帯域制限され、従つて外部的なアナログ反エイ
リアシングフイルタに関する条件を２倍の程度緩
和させる。従つて、前述した余弦フイルタ機能を
与える様なスイツチトキヤパシタを有するフイル
タと適合性のある回路を設けることが必要となつ
た。
の割合でアナログ入力信号をサンプルするサンプ
ル−データシステムである。この場合に信号が帯
域制限されていない場合には、サンプリング周波
数の周辺に於ける全ての成分が基本帯域内に折り
返されて、前述したエイリアシングの問題を発生
させる。（Fs）でクロツク動作されるスイツチト
キヤパシタを有する低域フイルターに於いては、
（Fp）を通過帯域端とした場合にアナログ前置フ
イルタよつて入力信号を（Fs−Fp）に帯域制限
する必要がある。（Fs）が低い場合には、複雑な
アナログ前置フイルタが必要とされる場合があ
る。しかしながら、フイルタの前に余弦フイルタ
を設けた場合には、入力信号は外部的に2Fs−Fp
に帯域制限され、従つて外部的なアナログ反エイ
リアシングフイルタに関する条件を２倍の程度緩
和させる。従つて、前述した余弦フイルタ機能を
与える様なスイツチトキヤパシタを有するフイル
タと適合性のある回路を設けることが必要となつ
た。
発明の簡単な要約
前述した問題は外部的な前置フイルタに関する
条件を２倍の程度緩和するか、又は２個の余弦フ
イルタを使用した場合にはその条件を４倍程度緩
和することも可能な、実際のフイルタの前に余弦
フイルタを付加することによつて解決される。単
一の余弦フイルタに対しては、使用されるクロツ
ク信号は尚且つ（Fs）であるが、信号は（2Fs）
でサンプルされる。本発明に基づく余弦フイルタ
回路は、演算増幅器を有し、該演算増幅器の負入
力端は入力節点に接続されており、該入力節点は
フイードバツクコンデンサを介して演算増幅器出
力端からのフイードバツク信号及び交番クロツク
フエーズによつて制御される４個のMOSFETス
イツチ回路網によつて制御されるスイツチ動作さ
れる入力コンデンサを介して入力信号を受け取
る。本回路の伝達関数はそれに次続するフイルタ
のサンプリング周波数に於いてゼロの伝達を与え
る。従つて、余弦フイルタはサンプリング周波数
（Fs）の周辺に於いて入力アナログ信号の外来的
な周波数成分を抑圧するという重要な機能を与え
るものであり、従つてエイリアシングの問題を回
避している。本発明の典型例に於いては、演算増
幅器のフイードバツク部に３番目のスイツチトキ
ヤパシタを付加することによつて本余弦フイルタ
が独立したスイツチトキヤパシタを有する余弦フ
イルタを構成している（また、その出力端はサン
プリング周波数に於いてゼロを与える）。
条件を２倍の程度緩和するか、又は２個の余弦フ
イルタを使用した場合にはその条件を４倍程度緩
和することも可能な、実際のフイルタの前に余弦
フイルタを付加することによつて解決される。単
一の余弦フイルタに対しては、使用されるクロツ
ク信号は尚且つ（Fs）であるが、信号は（2Fs）
でサンプルされる。本発明に基づく余弦フイルタ
回路は、演算増幅器を有し、該演算増幅器の負入
力端は入力節点に接続されており、該入力節点は
フイードバツクコンデンサを介して演算増幅器出
力端からのフイードバツク信号及び交番クロツク
フエーズによつて制御される４個のMOSFETス
イツチ回路網によつて制御されるスイツチ動作さ
れる入力コンデンサを介して入力信号を受け取
る。本回路の伝達関数はそれに次続するフイルタ
のサンプリング周波数に於いてゼロの伝達を与え
る。従つて、余弦フイルタはサンプリング周波数
（Fs）の周辺に於いて入力アナログ信号の外来的
な周波数成分を抑圧するという重要な機能を与え
るものであり、従つてエイリアシングの問題を回
避している。本発明の典型例に於いては、演算増
幅器のフイードバツク部に３番目のスイツチトキ
ヤパシタを付加することによつて本余弦フイルタ
が独立したスイツチトキヤパシタを有する余弦フ
イルタを構成している（また、その出力端はサン
プリング周波数に於いてゼロを与える）。
本発明のその他の目的、利点及び特徴は図面に
即して記載された本発明の一実施例に関する以下
の記載から明らかになるものである。
即して記載された本発明の一実施例に関する以下
の記載から明らかになるものである。
第１図は本発明に基づくスイツチトキヤパシタ
を有する余弦フイルタの回路図である。
を有する余弦フイルタの回路図である。
第１ａ図は第１図の回路に使用する交番クロツ
クに関するタイミング線図である。
クに関するタイミング線図である。
第２図は本発明に基づく独立したスイツチトキ
ヤパシタを有する余弦フイルタの回路図である。
ヤパシタを有する余弦フイルタの回路図である。
第２ａ図は第２図の回路に使用される交番クロ
ツクに関するタイミング線図である。
ツクに関するタイミング線図である。
実施例の詳細な説明
図面に関し説明すると、第１図は本発明の原理
を具体化したスイツチトキヤパシタを有する余弦
フイルタ乃至は前置フイルタ１０を示している。
簡単に説明すると、本回路は、演算増幅器１２を
有しており、その正端子は接地接続されており、
一方負入力端は入力節点１４に接続されている。
リード線１６に於ける入力信号電圧（Vin）はス
イツチトキヤパシタを有する回路網を介して節点
１４に接続されている。従つて、リード線１６は
リード線１８に接続されており、リード線１８は
一対のMOSFETスイツチ装置２０と２２のソー
ス／ドレイン端子を相互接続しており、これらス
イツチ装置を２０及び２２のゲートはそれぞれ交
番するフエーズ１クロツク（φ1）及びフエーズ
２クロツク（φ2）に接続されている。MOSFET
２２はリード線２４によつて３番目のMOSFET
スイツチ装置２６に接続されており、スイツチ装
置２６の他方のソース／ドレイン端子は接地接続
されると共にそのゲートはフエーズ１クロツク
（φ1）に接続されている。同様に、MOSFET装
置２０はリード線２８によつて４番目の
MOSFETスイツチ３０に接続されており、スイ
ツチ３０の他方のソース／ドレイン端子は入力節
点１４に接続されると共にそのゲートはフエーズ
２クロツク（φ2）に接続されている。リード線
２４と２８との間に延在してリード線３２が設け
られており、（αC）の値を有するコンデンサ３４
の対抗プレート端子に接続されている。演算増幅
器１２はその出力（Vo）リード線３８からコン
デンサ４０（Ｃの値を有する）を介して節点１４
に延在するフイードバツクリード線３６を有して
いる。演算増幅器１２の出力端と節点１４との間
の並列リード線４２に於いてフエーズ１クロツク
（φ1）にゲートが接続された５番目のMOSFET
スイツチ４４が設けられている。
を具体化したスイツチトキヤパシタを有する余弦
フイルタ乃至は前置フイルタ１０を示している。
簡単に説明すると、本回路は、演算増幅器１２を
有しており、その正端子は接地接続されており、
一方負入力端は入力節点１４に接続されている。
リード線１６に於ける入力信号電圧（Vin）はス
イツチトキヤパシタを有する回路網を介して節点
１４に接続されている。従つて、リード線１６は
リード線１８に接続されており、リード線１８は
一対のMOSFETスイツチ装置２０と２２のソー
ス／ドレイン端子を相互接続しており、これらス
イツチ装置を２０及び２２のゲートはそれぞれ交
番するフエーズ１クロツク（φ1）及びフエーズ
２クロツク（φ2）に接続されている。MOSFET
２２はリード線２４によつて３番目のMOSFET
スイツチ装置２６に接続されており、スイツチ装
置２６の他方のソース／ドレイン端子は接地接続
されると共にそのゲートはフエーズ１クロツク
（φ1）に接続されている。同様に、MOSFET装
置２０はリード線２８によつて４番目の
MOSFETスイツチ３０に接続されており、スイ
ツチ３０の他方のソース／ドレイン端子は入力節
点１４に接続されると共にそのゲートはフエーズ
２クロツク（φ2）に接続されている。リード線
２４と２８との間に延在してリード線３２が設け
られており、（αC）の値を有するコンデンサ３４
の対抗プレート端子に接続されている。演算増幅
器１２はその出力（Vo）リード線３８からコン
デンサ４０（Ｃの値を有する）を介して節点１４
に延在するフイードバツクリード線３６を有して
いる。演算増幅器１２の出力端と節点１４との間
の並列リード線４２に於いてフエーズ１クロツク
（φ1）にゲートが接続された５番目のMOSFET
スイツチ４４が設けられている。
本回路１０がリード線１６に供給される可変信
号電圧源（Vin）に接続されているとした場合
に、その動作は以下の如くなる。クロツクフエー
ズ１（φ1）に於いて、演算増幅器１２のフイード
バツクループに於けるコンデンサ４０はスイツチ
４４の動作によつてゼロに放電される。同時に、
MOSFETスイツチ２０と２６とがフエーズ１
（φ1）クロツクで動作可能とされるのでコンデン
サ３４は入力電圧Vin（nT−Ｔ／２）に充電され
る。クロツクフエーズ２（φ2）に於いて、入力
（Vin）はリード線１８によつてMOSFET２２を
介しコンデンサ３４の下側プレートに直接供給さ
れる。同時に、MOSFETスイツチ３０が開かれ
て、コンデンサ３４の上側プレートが入力節点１
４に接続されると共に演算増幅器１２の非反転
（−）入力端に接続される。従つて、入力コンデ
ンサ３４に於ける電圧の全充電量は隣接する半周
期に於ける入力電圧の和であつて、フエーズ２
（φ2）クロツク周期の終端に於ける演算増幅器１
２からの出力電圧は以下の如く与えられる。
号電圧源（Vin）に接続されているとした場合
に、その動作は以下の如くなる。クロツクフエー
ズ１（φ1）に於いて、演算増幅器１２のフイード
バツクループに於けるコンデンサ４０はスイツチ
４４の動作によつてゼロに放電される。同時に、
MOSFETスイツチ２０と２６とがフエーズ１
（φ1）クロツクで動作可能とされるのでコンデン
サ３４は入力電圧Vin（nT−Ｔ／２）に充電され
る。クロツクフエーズ２（φ2）に於いて、入力
（Vin）はリード線１８によつてMOSFET２２を
介しコンデンサ３４の下側プレートに直接供給さ
れる。同時に、MOSFETスイツチ３０が開かれ
て、コンデンサ３４の上側プレートが入力節点１
４に接続されると共に演算増幅器１２の非反転
（−）入力端に接続される。従つて、入力コンデ
ンサ３４に於ける電圧の全充電量は隣接する半周
期に於ける入力電圧の和であつて、フエーズ２
（φ2）クロツク周期の終端に於ける演算増幅器１
２からの出力電圧は以下の如く与えられる。
Vo＝（nT）＝−α［Vin（nT）
＋Vin（nT−Ｔ／２）］
すなわち、伝達関数は次式で与えられる。
Ｈ（ｚ）＝Vo（ｚ）／Vin（ｚ）＝−α（１＋z-1/2）
本フイルタの周波数応答は次式で与えられる。
｜Ｈ（exp（jωt））｜＝α√ ２＋2cos（ωt）／２
尚、Ｔは余弦フイルタに次続するフイルタのク
ロツク周期である。
ロツク周期である。
ωT／２＝πに対しては、Ｈ＝０となる。これ
が意味することは、本余弦フイルタはそれに次続
するフイルタのサンプリング周波数に於いてゼロ
の伝達を有すると言うことである。コンデンサ３
４と４０とに介して適切な寸法を選択することに
よつて、コンデンサ比αの値を変化させて可変利
得余弦フイルタを構成することが可能である。
が意味することは、本余弦フイルタはそれに次続
するフイルタのサンプリング周波数に於いてゼロ
の伝達を有すると言うことである。コンデンサ３
４と４０とに介して適切な寸法を選択することに
よつて、コンデンサ比αの値を変化させて可変利
得余弦フイルタを構成することが可能である。
第１図の回路は独立したフイルタではないが、
別のスイツチトキヤパシタを有するフイルタが得
られる様な回路に於いてそのようなフイルタと結
合して使用される前置フイルタとして構成されて
いる。回路１０に比較的僅かな修正を施すことに
よつて、第２図に示した如く、独立したフイルタ
弁別器である余弦フイルタ１０ａを構成すること
が可能である。この場合に於いても、スイツチト
キヤパシタを有する入力回路網の要素は回路１０
と同じである。しかしながら、演算増幅器１２ａ
に対するフイードバツク回路網に於いて、フイー
ドバツクリード線３６ａに於いて通常の保持コン
デンサ４０ａに付け加えて別のコンデンサ４８が
設けられている。この付加的なコンデンサは一端
側が接地接続されており他端側が２個の
MOSFETスイツチ５２と５４との間のリード線
５０に接続されており、これらのスイツチは並列
フイードバツクリード線４２ａと直列接続されて
いる。これら後者のスイツチ要素５２及び５４の
ゲートは、それぞれ、クロツクフエーズ２（φ2）
及びクロツクフエーズ１（φ1）によつて制御され
る。
別のスイツチトキヤパシタを有するフイルタが得
られる様な回路に於いてそのようなフイルタと結
合して使用される前置フイルタとして構成されて
いる。回路１０に比較的僅かな修正を施すことに
よつて、第２図に示した如く、独立したフイルタ
弁別器である余弦フイルタ１０ａを構成すること
が可能である。この場合に於いても、スイツチト
キヤパシタを有する入力回路網の要素は回路１０
と同じである。しかしながら、演算増幅器１２ａ
に対するフイードバツク回路網に於いて、フイー
ドバツクリード線３６ａに於いて通常の保持コン
デンサ４０ａに付け加えて別のコンデンサ４８が
設けられている。この付加的なコンデンサは一端
側が接地接続されており他端側が２個の
MOSFETスイツチ５２と５４との間のリード線
５０に接続されており、これらのスイツチは並列
フイードバツクリード線４２ａと直列接続されて
いる。これら後者のスイツチ要素５２及び５４の
ゲートは、それぞれ、クロツクフエーズ２（φ2）
及びクロツクフエーズ１（φ1）によつて制御され
る。
第２図の回路の動作に於いては、コンデンサ４
０ａと４８とは同一の値(C)を有する。最初のクロ
ツク周期に於いて、入力信号（Vin）は一番めの
入力コンデンサ３４ａを充電する。同時に、本回
路の出力（Vo）がフイードバツクコンデンサ４
８によつてサンプルされる。次いで、フエーズ２
（φ2）クロツク周期に於いて、入力コンデンサ３
４ａの下側プレートが入力信号に充電され、上側
プレートが演算増幅器１２ａの反転（−）入力端
に接続される。従つて、入力コンデンサ３４ａに
於ける電圧の全電荷は隣接するクロツク半周期に
於ける入力電圧の和であつて、ここまでの動作は
第１図の回路に於ける動作と同じである。しかし
ながら、コンデンサ４８が接地接続されているの
でスイツチング用フイードバツクコンデンサ４０
ａは接地電位に放電される。従つて各クロツク周
期に於いて、固定コンデンサ４０ａに於ける従前
の電荷はスイツチングフイードバツクコンデンサ
４８によつて相殺され、新しい現時点に於ける値
が入力コンデンサ３４ａからの電荷によつて決定
される。従つて、この余弦フイルタ１０ａは“独
立”である。何故ならば、入力をサンプルしてい
る各半クロツク周期の間に於いて、余弦フイルタ
の出力端は尚且つ従前のサンプル値を保持してい
るからである。従つて、本回路は隣接して接続さ
れる回路が別個のスイツチトキヤパシタを有する
フイルタとしての能力を有するものでない場合に
好適なものである。
０ａと４８とは同一の値(C)を有する。最初のクロ
ツク周期に於いて、入力信号（Vin）は一番めの
入力コンデンサ３４ａを充電する。同時に、本回
路の出力（Vo）がフイードバツクコンデンサ４
８によつてサンプルされる。次いで、フエーズ２
（φ2）クロツク周期に於いて、入力コンデンサ３
４ａの下側プレートが入力信号に充電され、上側
プレートが演算増幅器１２ａの反転（−）入力端
に接続される。従つて、入力コンデンサ３４ａに
於ける電圧の全電荷は隣接するクロツク半周期に
於ける入力電圧の和であつて、ここまでの動作は
第１図の回路に於ける動作と同じである。しかし
ながら、コンデンサ４８が接地接続されているの
でスイツチング用フイードバツクコンデンサ４０
ａは接地電位に放電される。従つて各クロツク周
期に於いて、固定コンデンサ４０ａに於ける従前
の電荷はスイツチングフイードバツクコンデンサ
４８によつて相殺され、新しい現時点に於ける値
が入力コンデンサ３４ａからの電荷によつて決定
される。従つて、この余弦フイルタ１０ａは“独
立”である。何故ならば、入力をサンプルしてい
る各半クロツク周期の間に於いて、余弦フイルタ
の出力端は尚且つ従前のサンプル値を保持してい
るからである。従つて、本回路は隣接して接続さ
れる回路が別個のスイツチトキヤパシタを有する
フイルタとしての能力を有するものでない場合に
好適なものである。
本発明が関与する当該技術に於ける当業者等に
とつて、本発明の構成に於ける種々の変更や著し
く異なつた実施例や適用例が本発明の精神及び範
囲を逸脱することなしに容易に想到可能なもので
ある。本明細書に於ける開示及び記載は単に例示
的なものであつて、何等限定的な意図をもつて成
されたものでない。
とつて、本発明の構成に於ける種々の変更や著し
く異なつた実施例や適用例が本発明の精神及び範
囲を逸脱することなしに容易に想到可能なもので
ある。本明細書に於ける開示及び記載は単に例示
的なものであつて、何等限定的な意図をもつて成
されたものでない。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/154,573 US4329599A (en) | 1980-05-29 | 1980-05-29 | Switched-capacitor cosine filter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57501105A JPS57501105A (ja) | 1982-06-24 |
| JPH0211172B2 true JPH0211172B2 (ja) | 1990-03-13 |
Family
ID=22551864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56501996A Expired JPH0211172B2 (ja) | 1980-05-29 | 1981-05-21 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4329599A (ja) |
| EP (1) | EP0055260B1 (ja) |
| JP (1) | JPH0211172B2 (ja) |
| CA (1) | CA1159910A (ja) |
| WO (1) | WO1981003587A1 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4425550A (en) | 1981-12-24 | 1984-01-10 | Motorola, Inc. | Charge pump amplifier |
| US4496858A (en) * | 1981-12-24 | 1985-01-29 | Motorola, Inc. | Frequency to voltage converter |
| US4523107A (en) * | 1982-04-23 | 1985-06-11 | Motorola, Inc. | Switched capacitor comparator |
| US4509019A (en) * | 1983-01-27 | 1985-04-02 | At&T Bell Laboratories | Tunable active filter |
| US4521743A (en) * | 1983-12-29 | 1985-06-04 | Cordis Corporation | Switched capacitor amplifier |
| US4659996A (en) * | 1984-02-27 | 1987-04-21 | Motorola, Inc. | Method and apparatus for de-ringing a switched capacitor filter |
| US4642489A (en) * | 1984-10-03 | 1987-02-10 | National Semiconductor Corporation | Sampled data amplitude linear phase detector |
| US4763088A (en) * | 1986-04-30 | 1988-08-09 | Silicon Systems, Inc. | Switching scheme for switched capacitor filters |
| US5168179A (en) * | 1988-11-04 | 1992-12-01 | Silicon Systems, Inc. | Balanced modulator for auto zero networks |
| JPH03188709A (ja) * | 1989-12-19 | 1991-08-16 | Hitachi Ltd | のこぎり波発生回路 |
| US6191648B1 (en) * | 1999-04-19 | 2001-02-20 | National Semiconductor Corporation | Switched-capacitor cosine filter circuit |
| CN1275183C (zh) * | 2001-01-26 | 2006-09-13 | 富士通株式会社 | 信息读取和读取信号处理方法及装置、信号取得、频带限制处理、定时点振幅抽出方法 |
| US7629854B2 (en) * | 2005-12-01 | 2009-12-08 | Realtek Semiconductor Corp. | Switch-capacitor loop filter for phase lock loops |
| US8841937B2 (en) * | 2011-12-23 | 2014-09-23 | Chuan GONG | Analog sample circuit with switch circuit |
| US10153751B2 (en) * | 2017-01-23 | 2018-12-11 | Samsung Display Co., Ltd. | Second order switched capacitor filter |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3497716A (en) * | 1967-09-28 | 1970-02-24 | Allen Bradley Co | Two amplifier circuit for detecting sine and cosine pulses |
| US4179665A (en) * | 1978-09-08 | 1979-12-18 | American Microsystems, Inc. | Switched capacitor elliptic filter |
-
1980
- 1980-05-29 US US06/154,573 patent/US4329599A/en not_active Expired - Lifetime
-
1981
- 1981-05-21 JP JP56501996A patent/JPH0211172B2/ja not_active Expired
- 1981-05-21 EP EP81901666A patent/EP0055260B1/en not_active Expired
- 1981-05-21 WO PCT/US1981/000728 patent/WO1981003587A1/en not_active Ceased
- 1981-05-27 CA CA000378445A patent/CA1159910A/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57501105A (ja) | 1982-06-24 |
| EP0055260A1 (en) | 1982-07-07 |
| WO1981003587A1 (en) | 1981-12-10 |
| EP0055260A4 (en) | 1982-09-28 |
| CA1159910A (en) | 1984-01-03 |
| EP0055260B1 (en) | 1985-09-25 |
| US4329599A (en) | 1982-05-11 |
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