JPH02112020A - 単位加算器および並列乗算器 - Google Patents
単位加算器および並列乗算器Info
- Publication number
- JPH02112020A JPH02112020A JP63265351A JP26535188A JPH02112020A JP H02112020 A JPH02112020 A JP H02112020A JP 63265351 A JP63265351 A JP 63265351A JP 26535188 A JP26535188 A JP 26535188A JP H02112020 A JPH02112020 A JP H02112020A
- Authority
- JP
- Japan
- Prior art keywords
- output
- gate circuit
- inputs
- circuit
- digit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/523—Multiplying only
- G06F7/53—Multiplying only in parallel-parallel fashion, i.e. both operands being entered in parallel
- G06F7/5318—Multiplying only in parallel-parallel fashion, i.e. both operands being entered in parallel with column wise addition of partial products, e.g. using Wallace tree, Dadda counters
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/60—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers
- G06F7/607—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers number-of-ones counters, i.e. devices for counting the number of input lines set to ONE among a plurality of input lines, also called bit counters or parallel counters
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、半導体集積回路上で実現される単位加算器お
よび２進並列乗算器に係り、特に５入力３出力の単位加
算器および演算速度の高速化が可能な二進本加算方式を
用いた並列乗算器の回路構成に関する。
よび２進並列乗算器に係り、特に５入力３出力の単位加
算器および演算速度の高速化が可能な二進本加算方式を
用いた並列乗算器の回路構成に関する。
（従来の技術）
ＶＬＳＩ（超大規模集積回路）上で２進並列乗算器を実
現する場合、（１）２次のブースのアルゴリズム、（２
）全加算器を縦、横に配置したキャリーセーブ方式を用
いるのが普通であり、これらの技術は、例えばＮＩＫＫ
ＥＩＥ Ｌ Ｅ ＣＴ ＲＯＮ Ｉ ＣＳ １９７８
．５．２９号、 Ｐ、７６〜８９ｒＬＳＩ化が進む並列
演算方式による乗算器の回路方式を見る」に記載されて
いる。
現する場合、（１）２次のブースのアルゴリズム、（２
）全加算器を縦、横に配置したキャリーセーブ方式を用
いるのが普通であり、これらの技術は、例えばＮＩＫＫ
ＥＩＥ Ｌ Ｅ ＣＴ ＲＯＮ Ｉ ＣＳ １９７８
．５．２９号、 Ｐ、７６〜８９ｒＬＳＩ化が進む並列
演算方式による乗算器の回路方式を見る」に記載されて
いる。
上記２次のブースのアルゴリズムを用いることにより、
演算段数を削減でき、上記キャリーセーブ方式を用いる
ことにより、ＬＳＩに適したパターンの規則性を高める
ことができる。しかし、演算速度を重要視した場合、上
記（２）のキャリーセーブ方式は最適ではなく、二進本
加算を行うワラス（Ｗａｌｌａｃｅ；人名）の加算方式
の方が優れている。
演算段数を削減でき、上記キャリーセーブ方式を用いる
ことにより、ＬＳＩに適したパターンの規則性を高める
ことができる。しかし、演算速度を重要視した場合、上
記（２）のキャリーセーブ方式は最適ではなく、二進本
加算を行うワラス（Ｗａｌｌａｃｅ；人名）の加算方式
の方が優れている。
また、Ｌ、Ｓｌの応用分野の拡大、ディジタルプロセッ
シングの発展に伴い、ディジタル演算ＬＳＩに対する高
速化の要求は高まる一方である。
シングの発展に伴い、ディジタル演算ＬＳＩに対する高
速化の要求は高まる一方である。
しかし、ワラスの加算方式では、演算段数を削減できる
ものの、ＬＳＩ化した場合のレイアウトパターンが複雑
なものとなってしまう。特に、扱う桁数が増加するにし
たがってパターンの復雑さは増加する傾向にある。この
パターンの複雑の増加は、ＬＳＩ内の各画素間を接続す
る配線の増加に表われてくる。
ものの、ＬＳＩ化した場合のレイアウトパターンが複雑
なものとなってしまう。特に、扱う桁数が増加するにし
たがってパターンの復雑さは増加する傾向にある。この
パターンの複雑の増加は、ＬＳＩ内の各画素間を接続す
る配線の増加に表われてくる。
現在のＬＳＩ技術を考えると、演算の高速化の問題は、
素子自体の速度増加もさることながら、素子間の配線に
よる配線容量の削減に大きく依存している。従って、演
算器の高速化を図るにも配線長の最小化あるいは抑制、
配線容量の削減、レイアウト構成の規則化も考えていか
なければならない。
素子自体の速度増加もさることながら、素子間の配線に
よる配線容量の削減に大きく依存している。従って、演
算器の高速化を図るにも配線長の最小化あるいは抑制、
配線容量の削減、レイアウト構成の規則化も考えていか
なければならない。
従来のワラスの加算方式を採用した乗算器は、全加算器
を基本構成としており、３２ビット以上の大規模な乗算
器では、配線が余りにも複雑化してしまい、複雑化した
配線にレイアウトが対応できない、あるいは、できたと
しても、その対応に膨大な時間を要するので、実際のＬ
ＳＩには用いられていなかった。
を基本構成としており、３２ビット以上の大規模な乗算
器では、配線が余りにも複雑化してしまい、複雑化した
配線にレイアウトが対応できない、あるいは、できたと
しても、その対応に膨大な時間を要するので、実際のＬ
ＳＩには用いられていなかった。
最近では、コンピュータにより支援された設計（ＣＡＤ
）技術の発展により上記レイアウトを行うことも考えら
れるが、このＣＡＤ技術では、前述した配線長の最小化
あるいは抑制が難しく、配線容量の増大によるＬＳＩ特
性の劣化を招いてしまう。この傾向は、演算規模が大き
くなればなる程、顕著になってくる。
）技術の発展により上記レイアウトを行うことも考えら
れるが、このＣＡＤ技術では、前述した配線長の最小化
あるいは抑制が難しく、配線容量の増大によるＬＳＩ特
性の劣化を招いてしまう。この傾向は、演算規模が大き
くなればなる程、顕著になってくる。
（発明が解決しようとする課題）
本発明は、上記したように従来のクラスの加算方式を採
用した乗算器は、ＬＳＩ化した場合のレイアウトパター
ンが複雑なものとなってしまい、大規模な乗算器では、
配線が余りにも複雑化してしまい、配線長の最小化ある
いは抑制が難しく、配線容量の増大によるＬＳＩ特性の
劣化を招いてしまう問題がある点を解決すべくなされた
もので、従来のクラスの加算方式よりも演算段数が少な
く、レイアウトパターンの規則性が高くてレイアウトが
簡単になり、配線長の最小化あるいは抑制が可能となり
、配線容量の削減による演算の高速化が可能となり、特
に３２ビット以上の大規模高速乗算器に好適な並列乗算
器を提供することを目的とする。
用した乗算器は、ＬＳＩ化した場合のレイアウトパター
ンが複雑なものとなってしまい、大規模な乗算器では、
配線が余りにも複雑化してしまい、配線長の最小化ある
いは抑制が難しく、配線容量の増大によるＬＳＩ特性の
劣化を招いてしまう問題がある点を解決すべくなされた
もので、従来のクラスの加算方式よりも演算段数が少な
く、レイアウトパターンの規則性が高くてレイアウトが
簡単になり、配線長の最小化あるいは抑制が可能となり
、配線容量の削減による演算の高速化が可能となり、特
に３２ビット以上の大規模高速乗算器に好適な並列乗算
器を提供することを目的とする。
また、本発明は、例えば上記並列乗算器の基本構成要素
として用いられる高速の５入力３出力の加算器として好
適な単位加算器を提供することを目的とする。
として用いられる高速の５入力３出力の加算器として好
適な単位加算器を提供することを目的とする。
［発明の構成］
（課題を解決するための手段）
本発明の単位加算器は、加算対象となる２進数のある桁
の４つの入力のうちの相異なる組合わせの２つの入力あ
るいは３つの入力がそれぞれ対応して入力する複数個の
一段のゲート回路と、この複数個のゲート回路の出力の
うちの一部を論理処理して上位桁へのキャリ出力を生成
する一段または二段のゲート回路と、上記複数個のゲー
ト回路の出力のうちの残りと下位桁からのキャリ入力と
を論理処理して和出力を生成する二段のゲート回路とを
具備することを特徴とする。
の４つの入力のうちの相異なる組合わせの２つの入力あ
るいは３つの入力がそれぞれ対応して入力する複数個の
一段のゲート回路と、この複数個のゲート回路の出力の
うちの一部を論理処理して上位桁へのキャリ出力を生成
する一段または二段のゲート回路と、上記複数個のゲー
ト回路の出力のうちの残りと下位桁からのキャリ入力と
を論理処理して和出力を生成する二段のゲート回路とを
具備することを特徴とする。
また、本発明の並列乗算器は、上記単位加算器を構成単
位として、二進木状に加算を行なう並列乗算器アレイを
構成してなることを特徴とする。
位として、二進木状に加算を行なう並列乗算器アレイを
構成してなることを特徴とする。
（作用）
上記単位加算器は、４つの入力から和出力までの通過ゲ
ート段数は三段であり、従来の全加算器を用いて５入力
３出力の単位加算器を実現する場合に通過ゲート段数は
四段であるのと比べて、通過ゲート段数が３／４倍に低
減しており、高速化が可能になる。
ート段数は三段であり、従来の全加算器を用いて５入力
３出力の単位加算器を実現する場合に通過ゲート段数は
四段であるのと比べて、通過ゲート段数が３／４倍に低
減しており、高速化が可能になる。
また、４つの入力から和出力までの通過ゲート段数とキ
ャリ出力までの通過ゲート段数との違いは１段だけであ
り、上記百出力の時間差は殆んどなく、この単位加算器
を応用した演算回路の高速化を可能とする。また、上記
したように通過ゲート段数との違いが少ないので、回路
パターンの対称性に優れ、コンパクトなレイアウトが可
能になる。
ャリ出力までの通過ゲート段数との違いは１段だけであ
り、上記百出力の時間差は殆んどなく、この単位加算器
を応用した演算回路の高速化を可能とする。また、上記
したように通過ゲート段数との違いが少ないので、回路
パターンの対称性に優れ、コンパクトなレイアウトが可
能になる。
また、上記並列乗算器は、上記したような高速の５入力
３出力の単位加算器を構成単位として、二進木状に組み
合わせて並列乗算器アレイを構成しているので、全加算
器を基本構成とした従来のクラスの加算方式よりも演算
段数が少なく、レイアウトパターンの規則性が高くてレ
イアウトが簡単になり、配線長の最小化あるいは抑制が
可能となり、配線容量の削減による演算の高速化が可能
となり、特に３２ビット以上の大規模高速乗算器に好適
となる。
３出力の単位加算器を構成単位として、二進木状に組み
合わせて並列乗算器アレイを構成しているので、全加算
器を基本構成とした従来のクラスの加算方式よりも演算
段数が少なく、レイアウトパターンの規則性が高くてレ
イアウトが簡単になり、配線長の最小化あるいは抑制が
可能となり、配線容量の削減による演算の高速化が可能
となり、特に３２ビット以上の大規模高速乗算器に好適
となる。
（実施例）
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
第１図に示す単位加算器は、加算対象となる２進数のあ
る桁の４つの入力Ｘ。〜Ｘ３のうちの相異なる□組合わ
せの３つの入力（Ｘｏ−Ｘ２）、（Ｘ１〜Ｘｔ）、（Ｘ
２〜Ｘｏ ）、（Ｘ３〜Ｘ１）がそれぞれ対応して入力
し、論ＦＪｔａをとる４組のナンド回路Ｇ１．〜Ｇ １
４と、この４組の第１のナンド回路０１１〜Ｇ１４の各
出力の論理積をとって上位桁への第１のキャリ出力Ｃｏ
ｕ ｔを生成するナンド回路Ｇ２と、４つの入力Ｘｏ−
ｘ３の論理和をとるノア回路Ｇ３と、４つの入力Ｘｏ〜
Ｘ３のうちの相異なる組合わせの２つの入力（Ｘ０％Ｘ
１）、（Ｘ２．、Ｘ３）がそれぞれ対応ｌ２で入力し、
排他的論理和をとる２組の排他的オア回路Ｇ４． 、Ｇ
４２と、この２組の排他的オア回路０４１ Ｇ４２の
各出力の排他的論理和をとる排他的ノア回路Ｇ５と、こ
の排他的オア回路Ｇ５の出力と下位桁からのキャリ入力
Ｃｉｎとの排他的論理和をとって和出力Ｓを生成する論
理和をとる排他的ノア回路Ｇ６と、排他的オア回路Ｇ５
の出力と下位桁からのキャリ入力Ｃｉｎとの論理和をと
るノア回路Ｇ７と、このノア回路Ｇ７の出力とノア回路
Ｇ３の出力との論理和をとって上位桁への第２のキャリ
出力Ｃを生成するノア回路Ｇ８とからなる。
る桁の４つの入力Ｘ。〜Ｘ３のうちの相異なる□組合わ
せの３つの入力（Ｘｏ−Ｘ２）、（Ｘ１〜Ｘｔ）、（Ｘ
２〜Ｘｏ ）、（Ｘ３〜Ｘ１）がそれぞれ対応して入力
し、論ＦＪｔａをとる４組のナンド回路Ｇ１．〜Ｇ １
４と、この４組の第１のナンド回路０１１〜Ｇ１４の各
出力の論理積をとって上位桁への第１のキャリ出力Ｃｏ
ｕ ｔを生成するナンド回路Ｇ２と、４つの入力Ｘｏ−
ｘ３の論理和をとるノア回路Ｇ３と、４つの入力Ｘｏ〜
Ｘ３のうちの相異なる組合わせの２つの入力（Ｘ０％Ｘ
１）、（Ｘ２．、Ｘ３）がそれぞれ対応ｌ２で入力し、
排他的論理和をとる２組の排他的オア回路Ｇ４． 、Ｇ
４２と、この２組の排他的オア回路０４１ Ｇ４２の
各出力の排他的論理和をとる排他的ノア回路Ｇ５と、こ
の排他的オア回路Ｇ５の出力と下位桁からのキャリ入力
Ｃｉｎとの排他的論理和をとって和出力Ｓを生成する論
理和をとる排他的ノア回路Ｇ６と、排他的オア回路Ｇ５
の出力と下位桁からのキャリ入力Ｃｉｎとの論理和をと
るノア回路Ｇ７と、このノア回路Ｇ７の出力とノア回路
Ｇ３の出力との論理和をとって上位桁への第２のキャリ
出力Ｃを生成するノア回路Ｇ８とからなる。
一方、第２図に示す単位加算器は、加算対架となる２進
数のある桁の４つの入力Ｘ。〜Ｘ３のうちの相異なる組
合わせの２つの入力ｃｘｏＳｘ、） （Ｘ２、ＸＩ
）がそれぞれ対応して入力し、論理和をとる２組のオ
ア回路Ｇ ２ ］、 ＋ Ｇ ２１２と、この２組の
オア回路０２１１ Ｇ２１□の各出力の論理積をとる
ナンド回路Ｇ２２．と、このナンド回路Ｇ２２１の出力
を反転して上位桁への第１のキャリ出力Ｃｏｕ ｔを生
成するインバータ回路Ｇ２２２と、４つの入力Ｘ。−Ｘ
、のうちの相異なる組合わせの２つの入力（Ｘｏ ｓ
ＸＩ ）、（Ｘ２ ％ ＸＩ ）がそれぞれ対応して入
力し、排他的論理和をとる２組の排他的オア回路Ｇ２３
１ 、Ｇ２３□と、この２組の排他的オア回路Ｇ２３１
％Ｇ２３２の各出力の排他的論理和をとる排他的オア回
路Ｇ２４と、この排他的オア回路Ｇ２４の出力と下位桁
からのキャリ入力Ｃｉｎとの排他的論理和をとって和出
力Ｓを生成する排他的オア回路Ｇ２５と、排他的オア回
路Ｇ２４の出力と下位桁からのキャリ入力Ｃｉｎとの論
理積をとるナンド回路Ｇ２６と、４つの入力のうちの相
異なる組合わせの２つの入力（Ｘ□ ｓ Ｘｓ ）、（
Ｘ２ 、ＸＩ ）がそれぞれ対応して入力し、論理積を
とる２組のアンド回路Ｇ２７． Ｇ２７２と、この２
組のアンド回路Ｇ２７． 、Ｇ２７□の各出力の論理和
をとるノア回路０２８と、このノア回路０２８の出力と
排他的オア回路Ｇ２４の出力との論理和をとるオア回路
Ｇ２９と、このオア回路Ｇ２９の出力とナンド回路Ｇ２
６の出力との論理積をとりで上位桁への第２のキャリ出
力Ｃを生成するナンド回路Ｇ３０とからなる。
数のある桁の４つの入力Ｘ。〜Ｘ３のうちの相異なる組
合わせの２つの入力ｃｘｏＳｘ、） （Ｘ２、ＸＩ
）がそれぞれ対応して入力し、論理和をとる２組のオ
ア回路Ｇ ２ ］、 ＋ Ｇ ２１２と、この２組の
オア回路０２１１ Ｇ２１□の各出力の論理積をとる
ナンド回路Ｇ２２．と、このナンド回路Ｇ２２１の出力
を反転して上位桁への第１のキャリ出力Ｃｏｕ ｔを生
成するインバータ回路Ｇ２２２と、４つの入力Ｘ。−Ｘ
、のうちの相異なる組合わせの２つの入力（Ｘｏ ｓ
ＸＩ ）、（Ｘ２ ％ ＸＩ ）がそれぞれ対応して入
力し、排他的論理和をとる２組の排他的オア回路Ｇ２３
１ 、Ｇ２３□と、この２組の排他的オア回路Ｇ２３１
％Ｇ２３２の各出力の排他的論理和をとる排他的オア回
路Ｇ２４と、この排他的オア回路Ｇ２４の出力と下位桁
からのキャリ入力Ｃｉｎとの排他的論理和をとって和出
力Ｓを生成する排他的オア回路Ｇ２５と、排他的オア回
路Ｇ２４の出力と下位桁からのキャリ入力Ｃｉｎとの論
理積をとるナンド回路Ｇ２６と、４つの入力のうちの相
異なる組合わせの２つの入力（Ｘ□ ｓ Ｘｓ ）、（
Ｘ２ 、ＸＩ ）がそれぞれ対応して入力し、論理積を
とる２組のアンド回路Ｇ２７． Ｇ２７２と、この２
組のアンド回路Ｇ２７． 、Ｇ２７□の各出力の論理和
をとるノア回路０２８と、このノア回路０２８の出力と
排他的オア回路Ｇ２４の出力との論理和をとるオア回路
Ｇ２９と、このオア回路Ｇ２９の出力とナンド回路Ｇ２
６の出力との論理積をとりで上位桁への第２のキャリ出
力Ｃを生成するナンド回路Ｇ３０とからなる。
上記した第１図および第２図に示す単位加算器は、それ
ぞれの動作が第３図に示す真理値表により表わされ、そ
れぞれ５入力（Ｘ、−ｘ３、Ｃ１ｎ）３出力（Ｓ ｓ
Ｃｓ Ｃｏ ｕ ｔ ）の単位加算器としての機能が実
現されている。なお、第３図において、中央の（Ｓ、Ｃ
，Ｃｏｕｔ）の組が第１図の真理値表であり、右端の（
Ｓ、Ｃ。
ぞれの動作が第３図に示す真理値表により表わされ、そ
れぞれ５入力（Ｘ、−ｘ３、Ｃ１ｎ）３出力（Ｓ ｓ
Ｃｓ Ｃｏ ｕ ｔ ）の単位加算器としての機能が実
現されている。なお、第３図において、中央の（Ｓ、Ｃ
，Ｃｏｕｔ）の組が第１図の真理値表であり、右端の（
Ｓ、Ｃ。
Ｃｏｕｔ）の組が第２図の真理値表である。
また、上記単位加算器によれば、４つの入力Ｘｏ−Ｘ、
から和出力Ｓまでの排他的論理和回路の通過段数は三段
である。
から和出力Ｓまでの排他的論理和回路の通過段数は三段
である。
これに対して、第９図に示すように、従来の全加算器Ｆ
Ａを二段用いて５入力３出力の単位加算器を実現すると
、図示の如く、排他的論理和回路ＥＯＩ〜ＥＯ４、アン
ド回路Ａ１〜Ａ４、オア回路ＯＲＩ、ＯＲ２が接続され
、入力Ｘ、、Ｘ、から和出力Ｓまでの排他的論理和回路
の通過段数は四段になる。
Ａを二段用いて５入力３出力の単位加算器を実現すると
、図示の如く、排他的論理和回路ＥＯＩ〜ＥＯ４、アン
ド回路Ａ１〜Ａ４、オア回路ＯＲＩ、ＯＲ２が接続され
、入力Ｘ、、Ｘ、から和出力Ｓまでの排他的論理和回路
の通過段数は四段になる。
従って、本発明の単位加算器は、第９図の加算器に比べ
て、通過ゲート段数が３／４倍に低減しており、高速化
が可能になる。また、本発明の単位加算器は、４つの入
力から和出力までの通過ゲート段数とキャリ出力までの
通過ゲート段数との違いは１段だけであり、上記両出力
の時間差は殆んどなく、この単位加算器を応用した演算
回路の高速化を可能とする。また、上記したように通過
ゲート段数との違いが少ないので、回路パターンの対称
性に優れ、コンパクトなレイアウトがｉ１能になる。
て、通過ゲート段数が３／４倍に低減しており、高速化
が可能になる。また、本発明の単位加算器は、４つの入
力から和出力までの通過ゲート段数とキャリ出力までの
通過ゲート段数との違いは１段だけであり、上記両出力
の時間差は殆んどなく、この単位加算器を応用した演算
回路の高速化を可能とする。また、上記したように通過
ゲート段数との違いが少ないので、回路パターンの対称
性に優れ、コンパクトなレイアウトがｉ１能になる。
第４図は、上記したような本発明の単位加算器ＷＡＤを
構成単位として二進木状に組合わせて構成した並列乗算
器アレイを示しており、例えば１６項目の３ビツトの２
進データ（ＺＯｒ ”Ｏ＊Ｘｏ ） 〜（Ｚｌ ｓ ＊
Ｙｔ ５＊ Ｘｉ ｓ ）を連続する４項目毎に４グ
ループに分け、各グループの対応する桁のビット（Ｘｏ
＝Ｘｖ）〜（ＸＩ□〜Ｘ、５） 、 （Ｙｏ −Ｙ
３ ） 〜（Ｙｌ ２ 〜Ｙｌ ５ ）
、（Ｚ□ −２３） 〜（Ｚｔ ２〜Ｚｔ ｓ ）をそ
れぞれ第１層目の単位加算器４１．〜４１１２の４つの
入力となる。そして、ある桁における第１層目の２組の
単位加算器の和出力Ｓは、第２層目の単位加算器４１１
３ ＊ ４１１５．４１１７のうちの同一桁の単位加算
器の入力となり、第１層目の２組の単位加算器の第２の
キャリ出力Ｃは、１つ上位桁の単位加算器の入力となる
。
構成単位として二進木状に組合わせて構成した並列乗算
器アレイを示しており、例えば１６項目の３ビツトの２
進データ（ＺＯｒ ”Ｏ＊Ｘｏ ） 〜（Ｚｌ ｓ ＊
Ｙｔ ５＊ Ｘｉ ｓ ）を連続する４項目毎に４グ
ループに分け、各グループの対応する桁のビット（Ｘｏ
＝Ｘｖ）〜（ＸＩ□〜Ｘ、５） 、 （Ｙｏ −Ｙ
３ ） 〜（Ｙｌ ２ 〜Ｙｌ ５ ）
、（Ｚ□ −２３） 〜（Ｚｔ ２〜Ｚｔ ｓ ）をそ
れぞれ第１層目の単位加算器４１．〜４１１２の４つの
入力となる。そして、ある桁における第１層目の２組の
単位加算器の和出力Ｓは、第２層目の単位加算器４１１
３ ＊ ４１１５．４１１７のうちの同一桁の単位加算
器の入力となり、第１層目の２組の単位加算器の第２の
キャリ出力Ｃは、１つ上位桁の単位加算器の入力となる
。
同様に、上記ある桁における第１層目の残りの２組の単
位加算器の和出力Ｓは、第２層目の単位加算器４１１４
．４１ｔ ｂ＋ ４１ｔ ａのうちの同一桁の単位加算
器の入力となり、第１層目の２組の単位加算器の第２の
キャリ出力Ｃは、１つ上位桁の単位加算器の入力となる
。そして、上記第２層目の単位加算器４１１３〜４１１
８のうちの同一桁の２組の単位加算器の和出力Ｓは、第
３層目の単位加算器４１１９〜４１２１のうちの同一桁
の単位加算器の入力となり、第２層目の単位加算器の第
２のキャリ出力Ｃは、第３層目の単位加算器４１１９〜
４１２１のうちの１つ上位桁の単位加算器の入力となる
。
位加算器の和出力Ｓは、第２層目の単位加算器４１１４
．４１ｔ ｂ＋ ４１ｔ ａのうちの同一桁の単位加算
器の入力となり、第１層目の２組の単位加算器の第２の
キャリ出力Ｃは、１つ上位桁の単位加算器の入力となる
。そして、上記第２層目の単位加算器４１１３〜４１１
８のうちの同一桁の２組の単位加算器の和出力Ｓは、第
３層目の単位加算器４１１９〜４１２１のうちの同一桁
の単位加算器の入力となり、第２層目の単位加算器の第
２のキャリ出力Ｃは、第３層目の単位加算器４１１９〜
４１２１のうちの１つ上位桁の単位加算器の入力となる
。
また、各層において、下位桁の単位加算器の第１のキャ
リ出力Ｃｏｕ ｔは、１つ上位桁の対応する４層目の単
位加算器のキャリ入力Ｃｉｎとなる。
リ出力Ｃｏｕ ｔは、１つ上位桁の対応する４層目の単
位加算器のキャリ入力Ｃｉｎとなる。
なお、第１のキャリ出力Ｃｏｕ ｔと第２のキャリ出力
Ｃとを入れ替えて使用してもよい。
Ｃとを入れ替えて使用してもよい。
上記並列乗算器アレイにおいては、二進木状構成の最上
層に相当する第３層目の単位加算器４１１９〜４１２１
から、それぞれ対応する桁の和出力５ｔ−１＝３ｉ＋ｌ
およびキャリ出力Ｃ１−１〜Ｃｉ＋１が得られる。
層に相当する第３層目の単位加算器４１１９〜４１２１
から、それぞれ対応する桁の和出力５ｔ−１＝３ｉ＋ｌ
およびキャリ出力Ｃ１−１〜Ｃｉ＋１が得られる。
第５図は、第４図に示したように単位加算器を構成単位
として二進木状に組合わせて並列乗算器アレイを構成し
、且つ、２次のブースのアルゴリズムを適用した３２ビ
ツトの並列乗算器を示している。この３２ビツトの並列
乗算器のブロック構成自体はよく知られており、第４図
に示したように、各ビット毎に最大７つの単位加算器が
必要である。
として二進木状に組合わせて並列乗算器アレイを構成し
、且つ、２次のブースのアルゴリズムを適用した３２ビ
ツトの並列乗算器を示している。この３２ビツトの並列
乗算器のブロック構成自体はよく知られており、第４図
に示したように、各ビット毎に最大７つの単位加算器が
必要である。
ここで、１は被乗数、２は乗数、３および４はデータバ
ッファ％ ６ ａ〜６ｄおよび８ａ〜８ｄは２次のブー
スのアルゴリズムを適用するのに必要なデコーダおよび
このデコーダの出力により選択制御されるセレクタ、９
ａ〜９ ｄ ｓ １２ ａ ％１２ｂ、１５はビット幅
方向に前記単位加算器が複数個配置された加算器列であ
り、全体として二進木状に三階層をなすように接続され
ている。この場合、第１層目の加算器列９ａ〜９ｄは、
それぞれ第６図に示すように、単位加算器ＷＡＤのみが
３９個配置されてなり、同様に第２層目の加算器列１２
ａおよび１２ｂも、それぞれ第６図に示すように、単位
加算器ＷＡＤのみが３９個配置されてなり、最上層に相
当する第３層目の加算器列１５は、第７図に示すように
、単位加算器ＷＡＤのみが４７個配置されており、これ
らの各加算器列９ ａ〜９ ｄｓ １２ ａｓ １２
ｂ−、１５のパターンレイアウトは簡単である。１７は
最終結果を計算する高速２入力加算器であり、通常はキ
ャリ先積り、キャリ選択方式の加算器等が用いられる。
ッファ％ ６ ａ〜６ｄおよび８ａ〜８ｄは２次のブー
スのアルゴリズムを適用するのに必要なデコーダおよび
このデコーダの出力により選択制御されるセレクタ、９
ａ〜９ ｄ ｓ １２ ａ ％１２ｂ、１５はビット幅
方向に前記単位加算器が複数個配置された加算器列であ
り、全体として二進木状に三階層をなすように接続され
ている。この場合、第１層目の加算器列９ａ〜９ｄは、
それぞれ第６図に示すように、単位加算器ＷＡＤのみが
３９個配置されてなり、同様に第２層目の加算器列１２
ａおよび１２ｂも、それぞれ第６図に示すように、単位
加算器ＷＡＤのみが３９個配置されてなり、最上層に相
当する第３層目の加算器列１５は、第７図に示すように
、単位加算器ＷＡＤのみが４７個配置されており、これ
らの各加算器列９ ａ〜９ ｄｓ １２ ａｓ １２
ｂ−、１５のパターンレイアウトは簡単である。１７は
最終結果を計算する高速２入力加算器であり、通常はキ
ャリ先積り、キャリ選択方式の加算器等が用いられる。
また、符号の補正が必要な場合は、この高速２入力加算
器で行う。
器で行う。
第８図は、第４図に示したように単位加算器を構成単位
として二進木状に組合わせて並列乗算器アレイを構成し
た３２ビツトの並列乗算器を示しており、２次のブース
のアルゴリズムを適用していない。この３２ビツトの並
列乗算器のブロック構成自体はよく知られており、各ビ
ット毎に最大３２項目の加算を行う必要がある。
として二進木状に組合わせて並列乗算器アレイを構成し
た３２ビツトの並列乗算器を示しており、２次のブース
のアルゴリズムを適用していない。この３２ビツトの並
列乗算器のブロック構成自体はよく知られており、各ビ
ット毎に最大３２項目の加算を行う必要がある。
ここで、１は被乗数、２は乗数、３および４はデータバ
ッファ、９ａ 〜９ｈ、１２ａ 〜１２ｄ。
ッファ、９ａ 〜９ｈ、１２ａ 〜１２ｄ。
１５ａ、１５ｂ、１７はビット幅方向に単位加算器ＷＡ
Ｄが複数個配置された加算器列であり、全体として二進
木状に四階層をなすように接続されている。この場合、
９８〜９ｈは第１層目の加算器列、１２ａ〜１２ｄは第
２層目の加算器列、１５ａおよび１５ｂは第３層目の加
算器列、１８は最上層に相当する第４層目の加算器列で
ある。
Ｄが複数個配置された加算器列であり、全体として二進
木状に四階層をなすように接続されている。この場合、
９８〜９ｈは第１層目の加算器列、１２ａ〜１２ｄは第
２層目の加算器列、１５ａおよび１５ｂは第３層目の加
算器列、１８は最上層に相当する第４層目の加算器列で
ある。
２０は最終結果を計算する高速２入力加算器である。
上記したような第５図および第８図に示す並列乗算器は
、前記したような高速の５入力３出力の（１１位加算器
ＷＡＤを構成単位として二進木状に組合わせて並列乗算
器アレイを構成しているので、全加算器ＦＡを基本構成
とした従来のクラスの加算方式よりも演算段数が少なく
なる。即ち、前述したように、第１図あるいは第２図に
示した本発明の単位加算器ＷＡＤを基本構成とすれば、
第９図に示した全加算器ＦＡを二段接続した単位加算器
を基本構成とする場合に比べて、排他的論理和回路の通
過段数が３／４倍に低減（全体として各桁毎に排他的論
理和回路が三段分）しており、高速化が可能になる。し
かも、上記したような本発明の並列乗算器は、レイアウ
トパターンの規則性が高くてレイアウトが簡単になり、
配線長の最小化あるいは抑制が可能となり、配線容量の
削減による演算の高速化が可能となるので、特に３２ビ
ット以−Ｌの大規模高速乗算器に好適となる。
、前記したような高速の５入力３出力の（１１位加算器
ＷＡＤを構成単位として二進木状に組合わせて並列乗算
器アレイを構成しているので、全加算器ＦＡを基本構成
とした従来のクラスの加算方式よりも演算段数が少なく
なる。即ち、前述したように、第１図あるいは第２図に
示した本発明の単位加算器ＷＡＤを基本構成とすれば、
第９図に示した全加算器ＦＡを二段接続した単位加算器
を基本構成とする場合に比べて、排他的論理和回路の通
過段数が３／４倍に低減（全体として各桁毎に排他的論
理和回路が三段分）しており、高速化が可能になる。し
かも、上記したような本発明の並列乗算器は、レイアウ
トパターンの規則性が高くてレイアウトが簡単になり、
配線長の最小化あるいは抑制が可能となり、配線容量の
削減による演算の高速化が可能となるので、特に３２ビ
ット以−Ｌの大規模高速乗算器に好適となる。
［発明の効果］
ト述したように本発明の並列乗算器によれば、従来のク
ラスの加算方式よりも演算段数が少なく、レイアウトパ
ターンの規則性が高くてレイアウトが簡単になり、配線
長の最小化あるいは抑制が可能となり、配線容量の削減
による演算の高速化が可能となり、特に３２ビツト以上
の大規模高速乗算器に好適である。
ラスの加算方式よりも演算段数が少なく、レイアウトパ
ターンの規則性が高くてレイアウトが簡単になり、配線
長の最小化あるいは抑制が可能となり、配線容量の削減
による演算の高速化が可能となり、特に３２ビツト以上
の大規模高速乗算器に好適である。
また、本発明の単位加算器によれば、例えば上記並列乗
算器の基本構成要素として用いられる高速の５入力３出
力の加算器として好適である。
算器の基本構成要素として用いられる高速の５入力３出
力の加算器として好適である。
第１図は本発明の単位加算器の一実施例を示す回路図、
第２図は本発明の単位加算器の他の実施例を示す回路図
、第３図は第１図および第２図の単位加算器の動作の真
理値を表わす図、第４図は本発明の並列乗算器で用いら
れる乗算器アレイの一実施例を示すブロック図、第５図
は第４図の並列乗算器アレイを用いて２次のブースのア
ルゴリズムを適用した３２ビツトの並列乗算器の一実施
例を示すブロック図、第６図は第５図中の第１層目の加
算器列および第２層目の加算器列の一実施例をそれぞれ
示すブロック図、第７図は第５図中の第３層目の加算器
列の一実施例を示すブロック図、第８図は第４図の乗算
器アレイを用いて２次のブースのアルゴリズムを適用し
ない３２ビツトの並列乗算器の一実施例を示すブロック
図、第９図は従来の全加算器を用いた５入力３出力の単
位加算器を示す回路図である。 ｘｏ−ｘ、・４つの入力、Ｇ １ ） 〜Ｇ １４、Ｇ
２・・・ナンド回路、Ｇ３、Ｇ７、Ｇ８・・・ノア回路
、Ｇ４． Ｇ４２・・・排他的オア回路、Ｇ５、Ｇ６
・・・排他的ノア回路、Ｃｉ ｎ 用キャリ入力、Ｃｏ
ｕ ｔ・・・第１のキャリ出力、Ｃ・・・第２のキャリ
出力、Ｓ・・・和出力、Ｇ２１１ 、Ｇ２１２ 、Ｇ２
９・・・オア回路、Ｇ２２． Ｇ２６、Ｇ３０・・・
ナンド回路、Ｇ２２２・・・インバータ回路、Ｇ２３１
、Ｇ２３２、Ｇ２４、Ｇ２５・・・排他的オア回路、Ｇ
２７゜Ｇ２７２・・・アンド回路、０２８・・・ノア回
路、ＥＡＤ・・・５入力３出力の単位加算器、１・・・
被乗数、２・・・乗数、３．４・・・データバッファ、
６ａ〜６ｄ・・・デコーダ、８ ａ〜８ｄ・・・セレク
タ、９ａ〜９ｈ・・・第１層目の加算器列、１２ａ〜１
２ｄ・・・第２層目の加算器列、１５．１５ａ、１５ｂ
・・・第３層目の加算器列、１８・・・第４＠目の加算
器列、１７．２０・・・最終加算器（高速２入力加算器
）。 出願人代理人 弁理士 鈴江武彦 第 図 ｉｎ 第 図 第 図 第８ 図 第９ 図
第２図は本発明の単位加算器の他の実施例を示す回路図
、第３図は第１図および第２図の単位加算器の動作の真
理値を表わす図、第４図は本発明の並列乗算器で用いら
れる乗算器アレイの一実施例を示すブロック図、第５図
は第４図の並列乗算器アレイを用いて２次のブースのア
ルゴリズムを適用した３２ビツトの並列乗算器の一実施
例を示すブロック図、第６図は第５図中の第１層目の加
算器列および第２層目の加算器列の一実施例をそれぞれ
示すブロック図、第７図は第５図中の第３層目の加算器
列の一実施例を示すブロック図、第８図は第４図の乗算
器アレイを用いて２次のブースのアルゴリズムを適用し
ない３２ビツトの並列乗算器の一実施例を示すブロック
図、第９図は従来の全加算器を用いた５入力３出力の単
位加算器を示す回路図である。 ｘｏ−ｘ、・４つの入力、Ｇ １ ） 〜Ｇ １４、Ｇ
２・・・ナンド回路、Ｇ３、Ｇ７、Ｇ８・・・ノア回路
、Ｇ４． Ｇ４２・・・排他的オア回路、Ｇ５、Ｇ６
・・・排他的ノア回路、Ｃｉ ｎ 用キャリ入力、Ｃｏ
ｕ ｔ・・・第１のキャリ出力、Ｃ・・・第２のキャリ
出力、Ｓ・・・和出力、Ｇ２１１ 、Ｇ２１２ 、Ｇ２
９・・・オア回路、Ｇ２２． Ｇ２６、Ｇ３０・・・
ナンド回路、Ｇ２２２・・・インバータ回路、Ｇ２３１
、Ｇ２３２、Ｇ２４、Ｇ２５・・・排他的オア回路、Ｇ
２７゜Ｇ２７２・・・アンド回路、０２８・・・ノア回
路、ＥＡＤ・・・５入力３出力の単位加算器、１・・・
被乗数、２・・・乗数、３．４・・・データバッファ、
６ａ〜６ｄ・・・デコーダ、８ ａ〜８ｄ・・・セレク
タ、９ａ〜９ｈ・・・第１層目の加算器列、１２ａ〜１
２ｄ・・・第２層目の加算器列、１５．１５ａ、１５ｂ
・・・第３層目の加算器列、１８・・・第４＠目の加算
器列、１７．２０・・・最終加算器（高速２入力加算器
）。 出願人代理人 弁理士 鈴江武彦 第 図 ｉｎ 第 図 第 図 第８ 図 第９ 図
Claims (5)
- （１）加算対象となる２進数のある桁の４つの入力のう
ちの相異なる組合わせの３つの入力がそれぞれ対応して
入力し論理積の否定をとる４組の第１のゲート回路と、 この４組の第１のゲート回路の各出力の論理積の否定を
とって上位桁への第１のキャリ出力を生成する第２のゲ
ート回路と、 前記４つの入力の論理和の否定をとる第３のゲート回路
と、 前記４つの入力のうちの相異なる組合わせの２つの入力
がそれぞれ対応して入力し排他的論理和をとる２組の第
４のゲート回路と、 この２組の第４のゲート回路の各出力の排他的論理和の
否定をとる第５のゲート回路と、 この第５のゲート回路の出力と下位桁からのキャリ入力
との排他的論理和の否定をとって和出力を生成する論理
和否定をとる第６のゲート回路と、前記第５のゲート回
路の出力と下位桁からのキャリ入力との論理和の否定を
とる第７のゲート回路と、 この第７のゲート回路の出力と前記第３のゲート回路の
出力との論理和の否定をとって上位桁への第２のキャリ
出力を生成する第８のゲート回路と を具備することを特徴とする単位加算器。 - （２）加算対象となる２進数のある桁の４つの入力のう
ちの相異なる組合わせの２つの入力がそれぞれ対応して
入力し論理和をとる２組の第１のゲート回路と、 この２組の第１のゲート回路の各出力の論理積をとって
上位桁への第１のキャリ出力を生成する第２のゲート回
路と、 前記４つの入力のうちの相異なる組合わせの２つの入力
がそれぞれ対応して入力し排他的論理和をとる２組の第
３のゲート回路と、 この２組の第３のゲート回路の各出力の排他的論理和を
とる第４のゲート回路と、 この第４のゲート回路の出力と下位桁からのキャリ入力
との排他的論理和をとって和出力を生成する第５のゲー
ト回路と、 前記第４のゲート回路の出力と下位桁からのキャリ入力
との論理積の否定をとる第６のゲート回路と、 前記４つの入力のうちの相異なる組合わせの２つの入力
がそれぞれ対応して入力し論理積をとる２組の第７のゲ
ート回路と、 この２組の第７のゲート回路の各出力の論理和の否定を
とる第８のゲート回路と、 この第８のゲート回路の出力と前記第４のゲート回路の
出力との論理和をとる第９のゲート回路と、 この第９のゲート回路の出力と前記第６のゲート回路の
出力との論理積の否定をとって上位桁への第２のキャリ
出力を生成する第１０のゲート回路と を具備することを特徴とする単位加算器。 - （３）請求項１記載の単位加算器を構成単位として、二
進木状に加算を行なう並列乗算器アレイを構成してなる
ことを特徴とする並列乗算器。 - （４）請求項２記載の単位加算器を構成単位として、二
進木状に加算を行なう並列乗算器アレイを構成してなる
ことを特徴とする並列乗算器。 - （５）請求項３または４記載の並列乗算器に２次のブー
スのアルゴリズムを適用してなることを特徴とする並列
乗算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63265351A JPH083787B2 (ja) | 1988-10-21 | 1988-10-21 | 単位加算器および並列乗算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63265351A JPH083787B2 (ja) | 1988-10-21 | 1988-10-21 | 単位加算器および並列乗算器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02112020A true JPH02112020A (ja) | 1990-04-24 |
| JPH083787B2 JPH083787B2 (ja) | 1996-01-17 |
Family
ID=17415970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63265351A Expired - Fee Related JPH083787B2 (ja) | 1988-10-21 | 1988-10-21 | 単位加算器および並列乗算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH083787B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0474219A (ja) * | 1990-07-17 | 1992-03-09 | Toshiba Corp | 高速乗算器 |
| JPH0520030A (ja) * | 1990-05-31 | 1993-01-29 | Samsung Electron Co Ltd | 跳躍配列と修正形ワラストリーとを使用する並列乗算器 |
| EP0673171A3 (en) * | 1994-03-17 | 1996-11-06 | Ibm | Image decoder. |
| US5920498A (en) * | 1996-08-29 | 1999-07-06 | Fujitsu Limited | Compression circuit of an adder circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61114338A (ja) * | 1984-11-09 | 1986-06-02 | Hitachi Ltd | 乗算器 |
-
1988
- 1988-10-21 JP JP63265351A patent/JPH083787B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61114338A (ja) * | 1984-11-09 | 1986-06-02 | Hitachi Ltd | 乗算器 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0520030A (ja) * | 1990-05-31 | 1993-01-29 | Samsung Electron Co Ltd | 跳躍配列と修正形ワラストリーとを使用する並列乗算器 |
| JPH0474219A (ja) * | 1990-07-17 | 1992-03-09 | Toshiba Corp | 高速乗算器 |
| EP0673171A3 (en) * | 1994-03-17 | 1996-11-06 | Ibm | Image decoder. |
| US5920498A (en) * | 1996-08-29 | 1999-07-06 | Fujitsu Limited | Compression circuit of an adder circuit |
| US6240438B1 (en) | 1996-08-29 | 2001-05-29 | Fujitsu Limited | Multiplier circuit for reducing the number of necessary elements without sacrificing high speed capability |
| US6535902B2 (en) | 1996-08-29 | 2003-03-18 | Fujitsu Limited | Multiplier circuit for reducing the number of necessary elements without sacrificing high speed capability |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH083787B2 (ja) | 1996-01-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Ma et al. | Multiplier policies for digital signal processing | |
| US5465226A (en) | High speed digital parallel multiplier | |
| US5325320A (en) | Area efficient multiplier for use in an integrated circuit | |
| US5504915A (en) | Modified Wallace-Tree adder for high-speed binary multiplier, structure and method | |
| JPS62229440A (ja) | 配列乗算器 | |
| Abdelgawad et al. | High speed and area-efficient multiply accumulate (MAC) unit for digital signal prossing applications | |
| CN101739231A (zh) | 布斯-华莱士树型乘法器 | |
| Janjirala et al. | Efficient design of 15: 4 counter using a novel 5: 3 counter for high‐speed multiplication. | |
| US6434586B1 (en) | Narrow Wallace multiplier | |
| JPH03116326A (ja) | 高速並列乗算器回路 | |
| Yan et al. | An energy-efficient multiplier with fully overlapped partial products reduction and final addition | |
| WO1995005633A2 (en) | Carry-look-ahead adder with reduces number of stages | |
| US20040010536A1 (en) | Apparatus for multiplication of data in two's complement and unsigned magnitude formats | |
| Bewick et al. | Binary multiplication using partially redundant multiples | |
| JPH0312738B2 (ja) | ||
| US5257217A (en) | Area-efficient multiplier for use in an integrated circuit | |
| JPH083787B2 (ja) | 単位加算器および並列乗算器 | |
| EP0326414B1 (en) | High speed multiplier | |
| Smith et al. | Design of a fast inner product processor | |
| Spoorthi et al. | A decimal multiplier with improved speed using semi-parallel iterative approach | |
| Emami et al. | An optimized reconfigurable architecture for hardware implementation of decimal arithmetic | |
| JP3201231B2 (ja) | 単位加算器 | |
| Afrin et al. | Two novel design approaches for optimized reversible multiplier circuit | |
| JP3098648B2 (ja) | 乗算器 | |
| Sharma et al. | Design of RBSD adder and multiplier circuits for high speed arithmetic operations and their timing analysis |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |