JPH02112261A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH02112261A JPH02112261A JP63265462A JP26546288A JPH02112261A JP H02112261 A JPH02112261 A JP H02112261A JP 63265462 A JP63265462 A JP 63265462A JP 26546288 A JP26546288 A JP 26546288A JP H02112261 A JPH02112261 A JP H02112261A
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- JP
- Japan
- Prior art keywords
- auxiliary circuit
- function block
- test auxiliary
- test
- fuse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体集積回路装置（Ｉｃ）に関し、特に、
ＩＣ動作時のＩＣの電気的性能向上に関する。
ＩＣ動作時のＩＣの電気的性能向上に関する。
［従来の技術］
半導体集積回路装置（ＩＣ）は、その内部にある機能ブ
ロックが本来実現したい機能を実現できているかどうか
やその電気性能を検査するために、テスト補助回路と呼
ばれるものをその内部に含んでいる。
ロックが本来実現したい機能を実現できているかどうか
やその電気性能を検査するために、テスト補助回路と呼
ばれるものをその内部に含んでいる。
第４図はＩＣチップ内の機能ブロックのメモリのアクセ
スタイム等のような電気性能を検査する場合の、ＩＣチ
ップ内のテスト補助回路と検査されるべき機能ブロック
の接続の様子を示す図である。図において、ＩＣチップ
１内に埋込まれた機能ブロック２はテスト補助回路３と
機能ブロック２の出力点５で接続されている。機能ブロ
ック２の電気性能は、テスト補助回路３を用い機能ブロ
ック２の出力点５からの出力により検査される。
スタイム等のような電気性能を検査する場合の、ＩＣチ
ップ内のテスト補助回路と検査されるべき機能ブロック
の接続の様子を示す図である。図において、ＩＣチップ
１内に埋込まれた機能ブロック２はテスト補助回路３と
機能ブロック２の出力点５で接続されている。機能ブロ
ック２の電気性能は、テスト補助回路３を用い機能ブロ
ック２の出力点５からの出力により検査される。
第５図はＩＣチップ内の機能ブロックが本来実現したい
機能を実現しているかどうかを検査する場合の検査にか
かわる部分を示した図である。図において、ＩＣチップ
６内の機能ブロック７が本来実現したい機能を実現して
いるかどうかの検査は、電源パッド１０に所定の電圧（
たとえば５Ｖ）を印加しＧＮＤパッド１４を接地した後
、外部信号ペッド９にりえられる制御信号によ−）でテ
スト補助回路７を制御することによって行なわれる。
機能を実現しているかどうかを検査する場合の検査にか
かわる部分を示した図である。図において、ＩＣチップ
６内の機能ブロック７が本来実現したい機能を実現して
いるかどうかの検査は、電源パッド１０に所定の電圧（
たとえば５Ｖ）を印加しＧＮＤパッド１４を接地した後
、外部信号ペッド９にりえられる制御信号によ−）でテ
スト補助回路７を制御することによって行なわれる。
［発明が解決しようとする課題］
第４図に示すような構成を持つＩＣでは、機能ブロック
２の検査終了後も不要となったテスト補助回路３が機能
ブロック２に接続されているため、その容量負荷により
ＩＣ内の本来実現したい機能ブロック２のパルス駆動能
力等の電気特性が阻害される問題があった。
２の検査終了後も不要となったテスト補助回路３が機能
ブロック２に接続されているため、その容量負荷により
ＩＣ内の本来実現したい機能ブロック２のパルス駆動能
力等の電気特性が阻害される問題があった。
第５図に示すような構成を持つＩＣでは、機能ブロック
７の検査終了後も不要となったテスト補助回路８と外部
信号用パッド９が接続されている。
７の検査終了後も不要となったテスト補助回路８と外部
信号用パッド９が接続されている。
したがって、検査終了後もテスト補助回路と外部信号用
パッドとの間にテスト補助回路用信号ピンが存在したま
まであり、ＩＣ内のピン数は増加したままとなる。一方
、ＩＣ動作時の耐電源ノイズ特性を改善しようとすると
電源ピン数を増加させる必要があったので、ＩＣ内のピ
ン数はさらに増加することになった。ところが、ＩＣピ
ン数の増加はＩＣの実装密度の向上の阻害につながり、
好ましくないという問題があった。
パッドとの間にテスト補助回路用信号ピンが存在したま
まであり、ＩＣ内のピン数は増加したままとなる。一方
、ＩＣ動作時の耐電源ノイズ特性を改善しようとすると
電源ピン数を増加させる必要があったので、ＩＣ内のピ
ン数はさらに増加することになった。ところが、ＩＣピ
ン数の増加はＩＣの実装密度の向上の阻害につながり、
好ましくないという問題があった。
本発明の目的は、上記のような問題点を解消し、ＩＣが
本来実現したい機能ブロックの電気特性の向上を達成し
たＩＣおよび、ＩＣ内のビン数の増加を抑えながらＩＣ
への耐電源ノ・ｒズ特性を向上させＩＣへの給電系を強
化できるＩＣをｆＪ 倶することである。
本来実現したい機能ブロックの電気特性の向上を達成し
たＩＣおよび、ＩＣ内のビン数の増加を抑えながらＩＣ
への耐電源ノ・ｒズ特性を向上させＩＣへの給電系を強
化できるＩＣをｆＪ 倶することである。
［課題を解決するための手段］
上記のような］二ｌ的を解決するため、本発明に係るＩ
Ｃはその内部のテスト補助回路と前記テスト補助回路を
機能させる他の部分との接続部分にヒユーズを用いたも
のである。すなわち、所要のテスト終了後、ヒユーズを
何らかの手段で切断することによって、Ｉｃ内部でテス
ト補助回路を、ヒユーズを介して接続された前記テスト
補助回路を機能させる他の部分と電気的に切り離すこと
ができるようにしたものである。
Ｃはその内部のテスト補助回路と前記テスト補助回路を
機能させる他の部分との接続部分にヒユーズを用いたも
のである。すなわち、所要のテスト終了後、ヒユーズを
何らかの手段で切断することによって、Ｉｃ内部でテス
ト補助回路を、ヒユーズを介して接続された前記テスト
補助回路を機能させる他の部分と電気的に切り離すこと
ができるようにしたものである。
〔作用コ
上記のように構成されたＩＣでは、ヒユーズをテスト補
助回路とそれによって検査されるべき機能ブロックとの
間に用いることによって、検査終了後の不要となったテ
スト補助回路を機能ブロックから電気的に切り離すこと
ができる。したかって、従来のＩＣのように、ＩＣが本
来実現したい機能部分の電気性能がテスト補助回路の容
量負６：ｊによって悪くなることはなく、Ｉｃが本来実
現したい機能部分の電気性能は向上される。
助回路とそれによって検査されるべき機能ブロックとの
間に用いることによって、検査終了後の不要となったテ
スト補助回路を機能ブロックから電気的に切り離すこと
ができる。したかって、従来のＩＣのように、ＩＣが本
来実現したい機能部分の電気性能がテスト補助回路の容
量負６：ｊによって悪くなることはなく、Ｉｃが本来実
現したい機能部分の電気性能は向上される。
また、ｔＣ内の電源パッドとＧＮＤパッドに所定の電圧
を印加して機能ブロックの検査をする場合、テスト補助
回路とそれを制御するための外部信号パッドとの間にヒ
ユーズを用いることによって、検査終了後の不要となっ
た外部信号パッドをテスト補助回路から切り離すことが
できる。したかって、電源パッドまたはＧＮＤパッドと
、外部信号パッドとの間に適当な回路が用意されていれ
ば、外部信号パッドのテスト補助回路用信号ピンは電源
電圧またはＧＮＤ電圧に等しい電圧にされることかでき
る。これは、ＩＣ内のビン数を増加させず、電源ビンま
たはＧＮＤピンを増加させたことを意味し、結果として
電源またはＧＮＤの低インピーダンス化につながりＩＣ
への給電系を強化したことになる。
を印加して機能ブロックの検査をする場合、テスト補助
回路とそれを制御するための外部信号パッドとの間にヒ
ユーズを用いることによって、検査終了後の不要となっ
た外部信号パッドをテスト補助回路から切り離すことが
できる。したかって、電源パッドまたはＧＮＤパッドと
、外部信号パッドとの間に適当な回路が用意されていれ
ば、外部信号パッドのテスト補助回路用信号ピンは電源
電圧またはＧＮＤ電圧に等しい電圧にされることかでき
る。これは、ＩＣ内のビン数を増加させず、電源ビンま
たはＧＮＤピンを増加させたことを意味し、結果として
電源またはＧＮＤの低インピーダンス化につながりＩＣ
への給電系を強化したことになる。
〔実施例］
第１図は本発明の一実施例のＩＣチップ内の機能ブロッ
クとテスト補助回路の接続の様子を示した図である。図
において、その電気性能を検査されるべき機能ブロック
２は、ヒユーズ４を介してその出力点５でテスト補助回
路２と接続されている。機能ブロック２は、従来の技術
と同様に、テスト補助回路３を用いて機能ブロック２の
出力点５の出力により、その電気性能を検査される。検
査終了後、ヒユーズ４をレーザビーム等で溶断し機能ブ
ロック２をテスト補助回路３から電気的に切り離す。そ
の結果、機能ブロック２へのテスト補助回路３の容量負
荷による影響が低減され、機能ブロック２の電気性能が
向上される。たとえば、機能ブロック２がＲＡＭの場合
、その出力波形の立上がり、立下がりが早くなりＲＡＭ
使用時のアクセスタイムが早くなる。
クとテスト補助回路の接続の様子を示した図である。図
において、その電気性能を検査されるべき機能ブロック
２は、ヒユーズ４を介してその出力点５でテスト補助回
路２と接続されている。機能ブロック２は、従来の技術
と同様に、テスト補助回路３を用いて機能ブロック２の
出力点５の出力により、その電気性能を検査される。検
査終了後、ヒユーズ４をレーザビーム等で溶断し機能ブ
ロック２をテスト補助回路３から電気的に切り離す。そ
の結果、機能ブロック２へのテスト補助回路３の容量負
荷による影響が低減され、機能ブロック２の電気性能が
向上される。たとえば、機能ブロック２がＲＡＭの場合
、その出力波形の立上がり、立下がりが早くなりＲＡＭ
使用時のアクセスタイムが早くなる。
第２図は、本発明の別の実施例のＩＣチップ内の様子を
模式的に示した図である。ＩＣチップ６内のテスト補助
回路８は検査されるべき機能ブロック７と外部信号バッ
ド９との間にヒユーズ４ａを介して接続される。トラン
ジスタ１２は外部（。
模式的に示した図である。ＩＣチップ６内のテスト補助
回路８は検査されるべき機能ブロック７と外部信号バッ
ド９との間にヒユーズ４ａを介して接続される。トラン
ジスタ１２は外部（。
号バッド９と、電源パッド１０に接続される電源ライン
１５との間に接続される。電圧発生回路１１はＧＮＤラ
イン１３と電源ライン１５との間に接続され、電圧発生
回路１１のさらにもう１つの高電位側の端子はトランジ
スタ１２のゲートに接続される。さらに、電圧発生回路
１１とトランジスタ１２との接続点はヒユーズ４ｂを介
してＧＮＤライン１３に接続される。本来実現したい機
能を実現しているかどうかを検査されるべき機能ブロッ
ク７の検査は、従来技術の場合と同様に電源パッド１０
に所定の電圧を印加しＧＮＤパッド１４を接地した後、
テスト補助回路８を外部信号バッド９から！ｊえられる
制御信号により制御することによって行なわれる。検査
路」′後、ヒユーズ４ａをレーザビーム等によって溶断
し外部信号バッド９をテスト補助回路８から電気的に切
り離す。
１５との間に接続される。電圧発生回路１１はＧＮＤラ
イン１３と電源ライン１５との間に接続され、電圧発生
回路１１のさらにもう１つの高電位側の端子はトランジ
スタ１２のゲートに接続される。さらに、電圧発生回路
１１とトランジスタ１２との接続点はヒユーズ４ｂを介
してＧＮＤライン１３に接続される。本来実現したい機
能を実現しているかどうかを検査されるべき機能ブロッ
ク７の検査は、従来技術の場合と同様に電源パッド１０
に所定の電圧を印加しＧＮＤパッド１４を接地した後、
テスト補助回路８を外部信号バッド９から！ｊえられる
制御信号により制御することによって行なわれる。検査
路」′後、ヒユーズ４ａをレーザビーム等によって溶断
し外部信号バッド９をテスト補助回路８から電気的に切
り離す。
次にヒユーズ４ｂもレーザビーム等によって溶断する。
これによって、トランジスタ１２のゲートに電圧発生回
路１１から電源ライン１５の電位よりも高めの電位が供
給されトランジスタ１２が導通する。その結果、ノード
］６の電位は電源ライン１５の電位と同一になる。これ
は、機能ブロック７の検査時にはテスト補助回路８へ制
御信号を与える機能を果たしていた外部信号バッド９が
電源パッド１０と等価な役割を果たすことを意味する。
路１１から電源ライン１５の電位よりも高めの電位が供
給されトランジスタ１２が導通する。その結果、ノード
］６の電位は電源ライン１５の電位と同一になる。これ
は、機能ブロック７の検査時にはテスト補助回路８へ制
御信号を与える機能を果たしていた外部信号バッド９が
電源パッド１０と等価な役割を果たすことを意味する。
すなわち、外部信号バッド９のテスト補助回路用ピンは
ｆＪ５７７ｆＡピンとなり、ＩＣ内のピン数は増加せず
電源ピンが１本から２本に増え、電源の低インピーダン
ス化によりＩｃ動作時の耐電源ノイズが強化できる。
ｆＪ５７７ｆＡピンとなり、ＩＣ内のピン数は増加せず
電源ピンが１本から２本に増え、電源の低インピーダン
ス化によりＩｃ動作時の耐電源ノイズが強化できる。
第３図は本発明のさらに別の実施例のＩＣチップ内の様
子を嘆式的に示した図である。ＩＣチップ６内のテス］
・補助回路８は検査されるべき機能ブロック７と外部信
号バッド９との間にヒユーズ４ｂを介して接続される。
子を嘆式的に示した図である。ＩＣチップ６内のテス］
・補助回路８は検査されるべき機能ブロック７と外部信
号バッド９との間にヒユーズ４ｂを介して接続される。
トランジスタ１２は外部信号バッド９とＧＮＤパッド１
４との間に接続される。電源ライン１５は抵抗１７を介
してトランジスタ１２のゲートに接続される。さらに抵
抗１７とトランジスタ１２の接続点は、ＧＮＤライン１
３に接続される。その電気性能を検査されるべき機能ブ
ロック７の検査と検査後のヒユーズ４ａの溶断は、第２
図に示したＩＣの場合と同様に行なわれ、テスト補助回
路８と外部信号バッド９が電気的に切り離される。次に
、ヒユーズ４ｂもレーザビームｔ１７によって溶断する
。これによって、トランジスタ１２のゲートに電源ライ
ン１５によってＧＮＤライン１３よりも高い電位が（ｊ
Ｅ給され、トランジスタ１２は導通状態となる。その結
果、ノード１８の電位はＧＮＤライン１３と等しい電位
となる。これは、第２図に示した実施例の場合とは逆に
、外部ｔ、を号パッド９がＧＮＤバッドと等価な役割を
果たすことを意味する。すなわち、外部信号バッド９の
テス！・補助回路用ビンはＧＮＤピンとなる。したがっ
て、ＩＣ内のピン数は増加せずＧＮＤピンが１本から２
本に増え、ＧＮＤの低インピーダンス化によりＩＣへの
耐ＧＮＤノイズが強化できる。
４との間に接続される。電源ライン１５は抵抗１７を介
してトランジスタ１２のゲートに接続される。さらに抵
抗１７とトランジスタ１２の接続点は、ＧＮＤライン１
３に接続される。その電気性能を検査されるべき機能ブ
ロック７の検査と検査後のヒユーズ４ａの溶断は、第２
図に示したＩＣの場合と同様に行なわれ、テスト補助回
路８と外部信号バッド９が電気的に切り離される。次に
、ヒユーズ４ｂもレーザビームｔ１７によって溶断する
。これによって、トランジスタ１２のゲートに電源ライ
ン１５によってＧＮＤライン１３よりも高い電位が（ｊ
Ｅ給され、トランジスタ１２は導通状態となる。その結
果、ノード１８の電位はＧＮＤライン１３と等しい電位
となる。これは、第２図に示した実施例の場合とは逆に
、外部ｔ、を号パッド９がＧＮＤバッドと等価な役割を
果たすことを意味する。すなわち、外部信号バッド９の
テス！・補助回路用ビンはＧＮＤピンとなる。したがっ
て、ＩＣ内のピン数は増加せずＧＮＤピンが１本から２
本に増え、ＧＮＤの低インピーダンス化によりＩＣへの
耐ＧＮＤノイズが強化できる。
なお、上記実施例においてはヒユーズ溶断の手段にレー
ザビームを用いたが、電気的手段を用いてもよい。また
上記実施例においては、テスト補助回路を分離した場合
のみを示したが、前記テスト補助回路以外にＩＣ使用時
に実際には使用しない機能ブロックを分離させても上記
実施例の場合と同様にｔＣの本来実現したい機能の電気
性能を向上させることができる。
ザビームを用いたが、電気的手段を用いてもよい。また
上記実施例においては、テスト補助回路を分離した場合
のみを示したが、前記テスト補助回路以外にＩＣ使用時
に実際には使用しない機能ブロックを分離させても上記
実施例の場合と同様にｔＣの本来実現したい機能の電気
性能を向上させることができる。
［発明の効果］
以上のように、本発明によれば、従来のような不要にな
ったテスＩ・補助回路の容量負荷による、前記テスト補
助回路を用いてその電気性能を検査された機能ブロック
の電気性能への悪影響を軽減することができる。さらに
、テスト補助回路用ピンを電源ピンあるいはＧＮＤピン
に電気的に変換することができるため、ＩＣ動作時の耐
電源および耐ＧＮＤノイズが強化される。このように、
本発明に係るＩｃを用いることにより、ＩＣの電気性能
が向上される。
ったテスＩ・補助回路の容量負荷による、前記テスト補
助回路を用いてその電気性能を検査された機能ブロック
の電気性能への悪影響を軽減することができる。さらに
、テスト補助回路用ピンを電源ピンあるいはＧＮＤピン
に電気的に変換することができるため、ＩＣ動作時の耐
電源および耐ＧＮＤノイズが強化される。このように、
本発明に係るＩｃを用いることにより、ＩＣの電気性能
が向上される。
］ ０
第１図は本発明の一実施例のＩＣチップ内の構成を模式
的に示した図、第２図は本発明の別の実施例のＩＣチッ
プ内の構成を模式的に示した図、第３図は本発明のさら
に別の実施例のＩＣチップ内の構成を模式的に示した図
、第４図は従来技術の一実施例のＩＣチップ内の構成を
模式的に示した図、第５図は従来技術の別の実施例のＩ
Ｃチップ内の構成を模式的に示した図である。 図において、１と６はそれぞれＩＣチップ、２と７はそ
れぞれ機能ブロック、３と８はそれぞれテスト補助回路
、４，４ａおよび４ｂはそれぞれヒユーズ、５は機能ブ
ロック２の出力点、９は外部信号パッド、１０は電源バ
ラ！・、１１は電圧発生回路、１２はトランジスタ、１
３はＧＮＤライン、１４はＧＮＤバッド、１５は電源ラ
イン、１７は抵抗である。 なお、図中、同一？コ号は同一または相当部分を示す。
的に示した図、第２図は本発明の別の実施例のＩＣチッ
プ内の構成を模式的に示した図、第３図は本発明のさら
に別の実施例のＩＣチップ内の構成を模式的に示した図
、第４図は従来技術の一実施例のＩＣチップ内の構成を
模式的に示した図、第５図は従来技術の別の実施例のＩ
Ｃチップ内の構成を模式的に示した図である。 図において、１と６はそれぞれＩＣチップ、２と７はそ
れぞれ機能ブロック、３と８はそれぞれテスト補助回路
、４，４ａおよび４ｂはそれぞれヒユーズ、５は機能ブ
ロック２の出力点、９は外部信号パッド、１０は電源バ
ラ！・、１１は電圧発生回路、１２はトランジスタ、１
３はＧＮＤライン、１４はＧＮＤバッド、１５は電源ラ
イン、１７は抵抗である。 なお、図中、同一？コ号は同一または相当部分を示す。
Claims (1)
- 【特許請求の範囲】 半導体集積回路装置であって、 前記半導体集積回路装置によって実現されるべき機能を
達成する機能部と、 前記機能部の機能をテストするテスト回路部と、前記テ
スト回路部を機能させるように電気的に接続され、かつ
所要のテスト終了後前記テスト回路部を不能化させるた
め溶断されるべきヒューズ手段とを備えた、半導体集積
回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63265462A JPH02112261A (ja) | 1988-10-20 | 1988-10-20 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63265462A JPH02112261A (ja) | 1988-10-20 | 1988-10-20 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02112261A true JPH02112261A (ja) | 1990-04-24 |
Family
ID=17417507
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63265462A Pending JPH02112261A (ja) | 1988-10-20 | 1988-10-20 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02112261A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0488041U (ja) * | 1990-12-11 | 1992-07-30 | ||
| JPH0580130A (ja) * | 1991-09-20 | 1993-04-02 | Nec Corp | 半導体集積回路 |
| JP2008196885A (ja) * | 2007-02-09 | 2008-08-28 | Nec Electronics Corp | 半導体装置およびそのテスト方法 |
-
1988
- 1988-10-20 JP JP63265462A patent/JPH02112261A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0488041U (ja) * | 1990-12-11 | 1992-07-30 | ||
| JPH0580130A (ja) * | 1991-09-20 | 1993-04-02 | Nec Corp | 半導体集積回路 |
| JP2008196885A (ja) * | 2007-02-09 | 2008-08-28 | Nec Electronics Corp | 半導体装置およびそのテスト方法 |
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