JPH0580130A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0580130A JPH0580130A JP3240747A JP24074791A JPH0580130A JP H0580130 A JPH0580130 A JP H0580130A JP 3240747 A JP3240747 A JP 3240747A JP 24074791 A JP24074791 A JP 24074791A JP H0580130 A JPH0580130 A JP H0580130A
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- JP
- Japan
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- circuit
- test
- test mode
- input
- semiconductor integrated
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 10
- 238000012360 testing method Methods 0.000 claims abstract description 54
- 230000007257 malfunction Effects 0.000 abstract description 5
- 239000003990 capacitor Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000009966 trimming Methods 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 238000012216 screening Methods 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】テスト回路を有する半導体集積回路において、
テスト回路の誤動作と特定入出力端子に対する入力電
圧、入力タイミングの制限を解消し、さらに消費電力を
削減する。 【構成】テストモード制御回路４と外部入力信号Ａ1 〜
Ａn との間にスイッチ回路Ｓ１を設ける。実使用時、テ
ストモードを使用しない場合には、製品化時にスイッチ
回路Ｓ１をテストモード設定不可能な方向に切り換え
る。これにより、通常動作時のテスト回路の誤動作、入
力信号に対する制限が解消され、テストモード制御回路
の消費電力が削減できる。
テスト回路の誤動作と特定入出力端子に対する入力電
圧、入力タイミングの制限を解消し、さらに消費電力を
削減する。 【構成】テストモード制御回路４と外部入力信号Ａ1 〜
Ａn との間にスイッチ回路Ｓ１を設ける。実使用時、テ
ストモードを使用しない場合には、製品化時にスイッチ
回路Ｓ１をテストモード設定不可能な方向に切り換え
る。これにより、通常動作時のテスト回路の誤動作、入
力信号に対する制限が解消され、テストモード制御回路
の消費電力が削減できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特にテスト回路を有する半導体集積回路に関する。
特にテスト回路を有する半導体集積回路に関する。
【０００２】
【従来の技術】従来の内部回路をテストするためのテス
ト回路を有する半導体集積回路の一例を図３に示す。こ
の従来例は、外部入力端子Ａ1 乃至Ａm に接続され、テ
ストモードを設定する。テスト・モード制御回路４と、
内部回路のテストをテストモードに応じて行うテスト回
路５を備えて構成されている。図３において、外部入力
端Ａ1 乃至Ａm にある特定の条件で電圧が加えられたと
き、テスト・モードが設定され、その状態がリセットさ
れるまで内部回路６のテストが行なわれる構成となって
いる。
ト回路を有する半導体集積回路の一例を図３に示す。こ
の従来例は、外部入力端子Ａ1 乃至Ａm に接続され、テ
ストモードを設定する。テスト・モード制御回路４と、
内部回路のテストをテストモードに応じて行うテスト回
路５を備えて構成されている。図３において、外部入力
端Ａ1 乃至Ａm にある特定の条件で電圧が加えられたと
き、テスト・モードが設定され、その状態がリセットさ
れるまで内部回路６のテストが行なわれる構成となって
いる。
【０００３】上記のテスト機能は、半導体集積回路の選
別試験時等に使用し、通常の実使用時には用いられない
ため、端子数を削減する目的で外部入力端子Ａ1 〜Ａn
は通常の入出力端子を共用使用している。従って、実使
用時に誤って、テスト・モードの入り、誤動作の原因と
なる事がある。よって実使用時には、テスト・モード設
定に関係する入力端子Ａ1 〜Ａn への入力電圧，入力タ
イミングに制限が加えられている。
別試験時等に使用し、通常の実使用時には用いられない
ため、端子数を削減する目的で外部入力端子Ａ1 〜Ａn
は通常の入出力端子を共用使用している。従って、実使
用時に誤って、テスト・モードの入り、誤動作の原因と
なる事がある。よって実使用時には、テスト・モード設
定に関係する入力端子Ａ1 〜Ａn への入力電圧，入力タ
イミングに制限が加えられている。
【０００４】さらに、テスト・モード制御回路４は、常
に接続される入力信号の状態により動作するため、非テ
スト・モードであっても電力を消費している。
に接続される入力信号の状態により動作するため、非テ
スト・モードであっても電力を消費している。
【０００５】
【発明が解決しようとする課題】従来のテスト回路を備
える半導体集積回路では、テスト・モード設定の為に、
通常の入出力端子を共用して使用するため、通常動作中
に誤ってテストモードに入ってしまう可能性がある。ま
た、テスト・モード設定に使用する入出力端子に、入力
電圧，入力タイミングの制限が加えられており、さら
に、テスト・モード制御回路の動作により、余分な電力
を消費するという問題点があった。
える半導体集積回路では、テスト・モード設定の為に、
通常の入出力端子を共用して使用するため、通常動作中
に誤ってテストモードに入ってしまう可能性がある。ま
た、テスト・モード設定に使用する入出力端子に、入力
電圧，入力タイミングの制限が加えられており、さら
に、テスト・モード制御回路の動作により、余分な電力
を消費するという問題点があった。
【０００６】本発明の目的は、通常動作中に誤ってテス
トモードに入ることを防止し、消費電力の削減が可能な
半導体集積回路を提供することにある。
トモードに入ることを防止し、消費電力の削減が可能な
半導体集積回路を提供することにある。
【０００７】
【課題を解決するための手段】本発明の半導体集積回路
は、テスト・モード制御回路に入力される。テスト・モ
ード設定のための入力信号線のレベルを固定する電位確
定回路を備えて構成される。
は、テスト・モード制御回路に入力される。テスト・モ
ード設定のための入力信号線のレベルを固定する電位確
定回路を備えて構成される。
【０００８】
【実施例】次に、本発明について、図面を参照して説明
する。図１は本発明の第１の実施例を示すブロック図で
ある。本実施例は、レーザートリミング装置により切断
可能なヒューズ１−１〜１−ｎを入力端子Ａ1 〜Ａm と
テスト・モード制御回路４との間に設け、切断後のフロ
ーティング節点を防止するための容量Ｃ1 〜Ｃn 、及び
抵抗Ｒ1 〜Ｒn によりスイッチ回路Ｓ１が構成されてい
る。
する。図１は本発明の第１の実施例を示すブロック図で
ある。本実施例は、レーザートリミング装置により切断
可能なヒューズ１−１〜１−ｎを入力端子Ａ1 〜Ａm と
テスト・モード制御回路４との間に設け、切断後のフロ
ーティング節点を防止するための容量Ｃ1 〜Ｃn 、及び
抵抗Ｒ1 〜Ｒn によりスイッチ回路Ｓ１が構成されてい
る。
【０００９】テスト・モード制御回路４は、入力信号Ａ
1 〜Ａnがハイ・レベルの状態でパワー・オンした時の
み、テスト回路５の活性化信号３をハイレベル出力し、
テスト・モードを設定する。容量Ｃ1 〜Ｃn の容量を小
さく、抵抗Ｒ1 〜Ｒn の抵抗値は大きく決定することに
より、ヒューズ切断前の入力端Ａ1 〜Ａnに供給される
信号の駆動能力に対してさまたげとならないとする。
1 〜Ａnがハイ・レベルの状態でパワー・オンした時の
み、テスト回路５の活性化信号３をハイレベル出力し、
テスト・モードを設定する。容量Ｃ1 〜Ｃn の容量を小
さく、抵抗Ｒ1 〜Ｒn の抵抗値は大きく決定することに
より、ヒューズ切断前の入力端Ａ1 〜Ａnに供給される
信号の駆動能力に対してさまたげとならないとする。
【００１０】本実施例は、ヒューズ切断前は従来例と同
等の機能を持ち、ヒューズ切断後はテスト回路を持たな
い回路構成となる。
等の機能を持ち、ヒューズ切断後はテスト回路を持たな
い回路構成となる。
【００１１】図１におけるヒューズ１−１乃至１−ｎは
テスト・モードを使用した試験終了後レーザートリミン
グ装置により切断され、入力信号Ａ1 〜Ａn とテスト・
モード制御回路４は切り離される。ヒューズ切断後の節
点２−１〜２−ｎがフローティングとならないよう、抵
抗Ｒ1 〜Ｒn ，容量Ｃ1 〜Ｃn によって、電源のオン・
オフ，入力信号Ａ1 〜Ａn の入力電圧、入力タイミング
の如何に関わらず、ローレベルに固定される。
テスト・モードを使用した試験終了後レーザートリミン
グ装置により切断され、入力信号Ａ1 〜Ａn とテスト・
モード制御回路４は切り離される。ヒューズ切断後の節
点２−１〜２−ｎがフローティングとならないよう、抵
抗Ｒ1 〜Ｒn ，容量Ｃ1 〜Ｃn によって、電源のオン・
オフ，入力信号Ａ1 〜Ａn の入力電圧、入力タイミング
の如何に関わらず、ローレベルに固定される。
【００１２】よって、ヒューズ切断後はテスト状態に入
ることは無く、テスト回路に関する誤動作、入力信号Ａ
1 〜Ａn に対する制限はなくなり、テスト・モード制御
回路４での消費電力も削減される。
ることは無く、テスト回路に関する誤動作、入力信号Ａ
1 〜Ａn に対する制限はなくなり、テスト・モード制御
回路４での消費電力も削減される。
【００１３】次に、本発明の第２の実施例を図２に示
す。第２の実施例は、第１の実施例と同様のヒューズ７
と、フローディング節点防止用の抵抗ＰA ，容量ＣA 及
びＮＡＮＤ回路８−１〜８−１，インバータ９−１〜９
−ｎで構成されるスイッチ回路Ｓ２と、テスト・モード
制御回路４，テスト回路５，及び内部回路６で構成され
ている。容量ＣA の容量値は充分に小さく、抵抗ＲA の
抵抗値はヒューズ７の抵抗値に対して充分大きいものと
する。
す。第２の実施例は、第１の実施例と同様のヒューズ７
と、フローディング節点防止用の抵抗ＰA ，容量ＣA 及
びＮＡＮＤ回路８−１〜８−１，インバータ９−１〜９
−ｎで構成されるスイッチ回路Ｓ２と、テスト・モード
制御回路４，テスト回路５，及び内部回路６で構成され
ている。容量ＣA の容量値は充分に小さく、抵抗ＲA の
抵抗値はヒューズ７の抵抗値に対して充分大きいものと
する。
【００１４】本実施例は、第１の実施例と同様にヒュー
ズ７が切断される前は従来例と同じ機能を持ち、ヒュー
ズ切断後は、テスト回路を持たない場合と同等となる。
ズ７が切断される前は従来例と同じ機能を持ち、ヒュー
ズ切断後は、テスト回路を持たない場合と同等となる。
【００１５】ヒューズ７が切断された場合、信号１１は
ＲA ，ＣA により電源電圧，入力端Ａ1 〜Ａn のレベル
に関わらずローレベルに固定されるため、テスト・モー
ド制御回路４の入力端１０−１〜１０−ｎのレベルも論
理的にローレベルに固定され、テスト・モードには入れ
ない。従って、第１の実施例と同等の効果を得ることが
出来、更に第１の実施例に比してヒューズの削減にもな
る。
ＲA ，ＣA により電源電圧，入力端Ａ1 〜Ａn のレベル
に関わらずローレベルに固定されるため、テスト・モー
ド制御回路４の入力端１０−１〜１０−ｎのレベルも論
理的にローレベルに固定され、テスト・モードには入れ
ない。従って、第１の実施例と同等の効果を得ることが
出来、更に第１の実施例に比してヒューズの削減にもな
る。
【００１６】
【発明の効果】以上説明したように、本発明はテスト・
モード設定を製品化時に不可能とするためのスイッチ回
路を、テスト・モード制御回路内に備える事により、実
使用例時のテスト回路の誤動作の抑制や、入力電圧，入
力タイミングの制限の解消、又、消費電力の削減という
効果がある。
モード設定を製品化時に不可能とするためのスイッチ回
路を、テスト・モード制御回路内に備える事により、実
使用例時のテスト回路の誤動作の抑制や、入力電圧，入
力タイミングの制限の解消、又、消費電力の削減という
効果がある。
【図１】本発明の第１の実施例のブロック図である。
【図２】本発明の第２の実施例のブロック図である。
【図３】従来例を示すブロック図である。
１−１〜１−ｎ，７ ヒューズ回路 Ｒ1 〜Ｒn ，ＲA 抵抗 Ｃ1 〜Ｃn ，ＣA 容量 ８−１〜８−ｎ ＮＡＮＤ回路 ９−１〜９−ｎ インバータ ４ テスト・モード制御回路 ５ テスト回路 Ｓ１，Ｓ２ スイッチ回路
Claims (1)
- 【請求項１】 内部回路をテストするテスト回路と、前
記テスト回路のテストモード状態を制御信号に応じて決
定するテストモード制御回路と、前記制御信号を所定レ
ベルにして固定する手段とを備えることを特徴とする半
導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3240747A JPH0580130A (ja) | 1991-09-20 | 1991-09-20 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3240747A JPH0580130A (ja) | 1991-09-20 | 1991-09-20 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0580130A true JPH0580130A (ja) | 1993-04-02 |
Family
ID=17064109
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3240747A Pending JPH0580130A (ja) | 1991-09-20 | 1991-09-20 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0580130A (ja) |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5896744A (ja) * | 1981-12-03 | 1983-06-08 | Toshiba Corp | 半導体メモリ |
| JPS58151041A (ja) * | 1982-03-03 | 1983-09-08 | Toshiba Corp | リダンダンシ−装置 |
| JPS6132536A (ja) * | 1984-07-25 | 1986-02-15 | Hitachi Ltd | 混成集積回路装置の調整方法 |
| JPS6423548A (en) * | 1987-07-20 | 1989-01-26 | Hitachi Ltd | Semiconductor integrated circuit device |
| JPH01108736A (ja) * | 1987-10-22 | 1989-04-26 | Fujitsu Ltd | 集積回路の製造方法 |
| JPH02112261A (ja) * | 1988-10-20 | 1990-04-24 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPH05198683A (ja) * | 1991-08-20 | 1993-08-06 | Internatl Business Mach Corp <Ibm> | ラッチ支援ヒューズテスト回路及びラッチ支援ヒューズテスト方法 |
-
1991
- 1991-09-20 JP JP3240747A patent/JPH0580130A/ja active Pending
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5896744A (ja) * | 1981-12-03 | 1983-06-08 | Toshiba Corp | 半導体メモリ |
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| JPS6132536A (ja) * | 1984-07-25 | 1986-02-15 | Hitachi Ltd | 混成集積回路装置の調整方法 |
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| JPH02112261A (ja) * | 1988-10-20 | 1990-04-24 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPH05198683A (ja) * | 1991-08-20 | 1993-08-06 | Internatl Business Mach Corp <Ibm> | ラッチ支援ヒューズテスト回路及びラッチ支援ヒューズテスト方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19971224 |