JPH02113348A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JPH02113348A JPH02113348A JP63265267A JP26526788A JPH02113348A JP H02113348 A JPH02113348 A JP H02113348A JP 63265267 A JP63265267 A JP 63265267A JP 26526788 A JP26526788 A JP 26526788A JP H02113348 A JPH02113348 A JP H02113348A
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- JP
- Japan
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- cpu
- direction register
- data direction
- output
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- Prior art date
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- Pending
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- Debugging And Monitoring (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、データディレクションレジスタを用いて入出
力ポートの入力または出力の切換えを行なうマイクロコ
ンピュータに関する。
力ポートの入力または出力の切換えを行なうマイクロコ
ンピュータに関する。
従来より、マイクロコンピュータのポートは、ポート使
用の汎用性のために入出力兼用となっているものが多く
、その入出力の切換えはポートレジスタに接続されたデ
ータディレクションレジスタによって行なわれている。
用の汎用性のために入出力兼用となっているものが多く
、その入出力の切換えはポートレジスタに接続されたデ
ータディレクションレジスタによって行なわれている。
ところが、このデータディレクションレジスタはプログ
ラム内の処理によって書換えられることによりポートの
入出力の切換えを行なっているために、ＣＰＵの暴走等
によってデータディレクションレジスタが誤って書換え
られる場合がある。このような場合に、各ポートに接続
された入出力回路の誤動作が発生したり、あるいは本来
入力を指定すべきポートが出力となった際に外部回路が
アースに接続されていると、ＣＰＵのポート出カシヨー
ドとなって過電流が流れるので、ＣＰＵ自身にもストレ
スがかかつて素子の破壊を招き、ひいてはシステムダウ
ンにもつながる等信頼性上野ましくない、特に車載用マ
イクロコンピュータでは、外乱による誤動作の可能性が
高く、またシステムへの影響も大きいため上記の如き問
題は重要である。
ラム内の処理によって書換えられることによりポートの
入出力の切換えを行なっているために、ＣＰＵの暴走等
によってデータディレクションレジスタが誤って書換え
られる場合がある。このような場合に、各ポートに接続
された入出力回路の誤動作が発生したり、あるいは本来
入力を指定すべきポートが出力となった際に外部回路が
アースに接続されていると、ＣＰＵのポート出カシヨー
ドとなって過電流が流れるので、ＣＰＵ自身にもストレ
スがかかつて素子の破壊を招き、ひいてはシステムダウ
ンにもつながる等信頼性上野ましくない、特に車載用マ
イクロコンピュータでは、外乱による誤動作の可能性が
高く、またシステムへの影響も大きいため上記の如き問
題は重要である。
そこで従来、特定の記憶素子に情報を書込む際に、ＣＰ
Ｕからの書込信号の他に、ＣＰＵ内で所定のステップを
実行することにより発生する許可信号を記憶素子に加え
、この書込信号と許可信号の発生により記憶素子に情報
を書込保持させるようにした装置が提案されている（特
開昭５７−８２２９９号）。
Ｕからの書込信号の他に、ＣＰＵ内で所定のステップを
実行することにより発生する許可信号を記憶素子に加え
、この書込信号と許可信号の発生により記憶素子に情報
を書込保持させるようにした装置が提案されている（特
開昭５７−８２２９９号）。
上記従来例は、記憶素子に至る書込信号線に雑音がのっ
た場合などには記憶素子への誤書込みを防止することが
できるが、ＣＰＵ内で実行されるプログラムにより許可
信号が発生することから、ＣＰＵが暴走した場合には確
実に記憶素子への誤書込みを防止することができない。
た場合などには記憶素子への誤書込みを防止することが
できるが、ＣＰＵ内で実行されるプログラムにより許可
信号が発生することから、ＣＰＵが暴走した場合には確
実に記憶素子への誤書込みを防止することができない。
このため１本従来例を前述のデータディレクションレジ
スタの制御に利用しても前述の如き問題点は解消するこ
とができない。
スタの制御に利用しても前述の如き問題点は解消するこ
とができない。
そこで本発明では、データディレクションレジスタを用
いて入出力ポートの切換えを行なうマイクロコンピュー
タにおいて、ＣＰＵの暴走時にもデータディレクション
レジスタが誤って書換えられることを確実に防止するこ
とを課題とする。
いて入出力ポートの切換えを行なうマイクロコンピュー
タにおいて、ＣＰＵの暴走時にもデータディレクション
レジスタが誤って書換えられることを確実に防止するこ
とを課題とする。
本発明は、データディレクションレジスタを用いて入出
力ポートの入力または出力の切換えを行なうマイクロコ
ンピュータにおいて、以下の如き書込許可判定回路を設
け、その判定によりデータディレクションレジスタへの
書込みを許可または禁止している。即ち書込許可判定回
路は、一定時間毎にカウントアツプしてそのカウント値
が上限値に達することによりＣＰＵの異常を検出するウ
ォッチドッグタイマを備えたマイクロコンピュータにお
いては、ウォッチドッグタイマのカウント値がその上限
値よりも低く設定した設定値に達したか否かによりデー
タディレクションレジスタへの書込みの許可または禁止
を判定し、また他の態様としては、ＣＰＵに供給される
タイミング信号と該タイミング信号に対して所定の規則
をもってＣＰＵから出力される制御信号を入力とし、こ
れらのタイミング信号と制御信号とが前記規則に合致し
ているか否かによりデータディレクションレジスタへの
書込みの許可または禁止を判定している。
力ポートの入力または出力の切換えを行なうマイクロコ
ンピュータにおいて、以下の如き書込許可判定回路を設
け、その判定によりデータディレクションレジスタへの
書込みを許可または禁止している。即ち書込許可判定回
路は、一定時間毎にカウントアツプしてそのカウント値
が上限値に達することによりＣＰＵの異常を検出するウ
ォッチドッグタイマを備えたマイクロコンピュータにお
いては、ウォッチドッグタイマのカウント値がその上限
値よりも低く設定した設定値に達したか否かによりデー
タディレクションレジスタへの書込みの許可または禁止
を判定し、また他の態様としては、ＣＰＵに供給される
タイミング信号と該タイミング信号に対して所定の規則
をもってＣＰＵから出力される制御信号を入力とし、こ
れらのタイミング信号と制御信号とが前記規則に合致し
ているか否かによりデータディレクションレジスタへの
書込みの許可または禁止を判定している。
上記のように構成された発明では、ＣＰＵの動作が正常
であればデータディレクションレジスタへのｖＡ書込は
発生しないという観点から、書込許可判定回路において
ＣＰＵの動作が正常であるか否かを判定することにより
書込みの許可または禁止を判定している。即ち、ウォッ
チドッグタイマを備えたマイクロコンピュータにおいて
は、書込許可判定回路はウォッチドッグタイマのカウン
ト値が設定値に達したか否かによりＣＰＵの状態を判定
し、また他の書込許可判定回路では互いに所定の規則性
を有するべきＣＰＵに入力されるタイミング信号とＣＰ
Ｕから出力される制御信号とが、その規則性を維持して
いるか否かによりＣＰＵの状態を判定する。このように
、本発明では、マイクロコンピュータに既存する装置か
らの信号を基にＣＰＵ以外の回路でＣＰＵの動作が正常
であるか否かを判定するので、簡単な構成でＣＰＵの暴
走時においても確実にデータディレクションレジスタへ
のＭＷ込みを防止することができる。
であればデータディレクションレジスタへのｖＡ書込は
発生しないという観点から、書込許可判定回路において
ＣＰＵの動作が正常であるか否かを判定することにより
書込みの許可または禁止を判定している。即ち、ウォッ
チドッグタイマを備えたマイクロコンピュータにおいて
は、書込許可判定回路はウォッチドッグタイマのカウン
ト値が設定値に達したか否かによりＣＰＵの状態を判定
し、また他の書込許可判定回路では互いに所定の規則性
を有するべきＣＰＵに入力されるタイミング信号とＣＰ
Ｕから出力される制御信号とが、その規則性を維持して
いるか否かによりＣＰＵの状態を判定する。このように
、本発明では、マイクロコンピュータに既存する装置か
らの信号を基にＣＰＵ以外の回路でＣＰＵの動作が正常
であるか否かを判定するので、簡単な構成でＣＰＵの暴
走時においても確実にデータディレクションレジスタへ
のＭＷ込みを防止することができる。
第１図は、本発明の一実施例の構成を示す図である。第
１図において、入出力ポート１はポートレジスタ２に所
定数接続されており、ポートレジスタ２に接続されたデ
ータディレクションレジスタ３内に書込まれるデータに
より任意の入出力ポ−ト１の入力または出力が設定され
る。データディレクションレジスタ３は図示せぬＣＰＵ
にパスライン４を介して接続されてこのパスライン４を
介して書込みデータが供給されるとともに、後述する書
込信号ＤＤＲＷＲが入力される。書込許可判定回路５は
、ＣＰＵ等からの書込信号ＷＲが入力されるとともにパ
スライン４に接続されており、データディレクションレ
ジスタ３に対して書込信号ＤＤＲＷＲを出力する。
１図において、入出力ポート１はポートレジスタ２に所
定数接続されており、ポートレジスタ２に接続されたデ
ータディレクションレジスタ３内に書込まれるデータに
より任意の入出力ポ−ト１の入力または出力が設定され
る。データディレクションレジスタ３は図示せぬＣＰＵ
にパスライン４を介して接続されてこのパスライン４を
介して書込みデータが供給されるとともに、後述する書
込信号ＤＤＲＷＲが入力される。書込許可判定回路５は
、ＣＰＵ等からの書込信号ＷＲが入力されるとともにパ
スライン４に接続されており、データディレクションレ
ジスタ３に対して書込信号ＤＤＲＷＲを出力する。
この書込許可判定回路５は、マイクロコンピュータに内
蔵されているウォッチドッグタイマを利用しており、ウ
ォッチドッグタイマとは通常一定時間でカウントアツプ
され、オーバーフローするとＣＰＵにリセットをかける
タイマであって。
蔵されているウォッチドッグタイマを利用しており、ウ
ォッチドッグタイマとは通常一定時間でカウントアツプ
され、オーバーフローするとＣＰＵにリセットをかける
タイマであって。
ＣＰＵが正常に動作している場合にはプログラム内の所
定の位置（所定時間毎）でオーバーフローする以前にク
リアされる。従ってＣＰＵが正常に動作していればウォ
ッチドッグタイマのカウント値はある一定値以上にはな
らない、そこで、書込許可判定回路５は、ウォッチドッ
グタイマ７の前記一定値に対応する上位ｎビットがクリ
アされているか否かによりＣＰＵが正常であるか否かを
判定してデータディレクションレジスタ３への書込みを
許可または禁止する回路であり、第２図に示すように、
ウォッチドッグタイマ７の上位ｎビットを検出した出力
と書込信号ＷＲとをＯＲゲート８に入力し、このＯＲゲ
ート８の出力を書込信号ＤＤＲＷＲとしてデータディレ
クションレジスタ３に出力している。即ち、ウォッチド
ッグタイマ７の上位ｎビットがクリアされている場合に
は。
定の位置（所定時間毎）でオーバーフローする以前にク
リアされる。従ってＣＰＵが正常に動作していればウォ
ッチドッグタイマのカウント値はある一定値以上にはな
らない、そこで、書込許可判定回路５は、ウォッチドッ
グタイマ７の前記一定値に対応する上位ｎビットがクリ
アされているか否かによりＣＰＵが正常であるか否かを
判定してデータディレクションレジスタ３への書込みを
許可または禁止する回路であり、第２図に示すように、
ウォッチドッグタイマ７の上位ｎビットを検出した出力
と書込信号ＷＲとをＯＲゲート８に入力し、このＯＲゲ
ート８の出力を書込信号ＤＤＲＷＲとしてデータディレ
クションレジスタ３に出力している。即ち、ウォッチド
ッグタイマ７の上位ｎビットがクリアされている場合に
は。
ＣＰＵの動作が正常であるとして、その上位ｎビットを
検出した出力がデータディレクションレジスタ３への書
込みを許可する許可信号となってＯＲゲート８に入力さ
れ、ＯＲゲート８が開いた状態となる。この時に書込信
号ＷＲが発生すると、この書込信号ＷＲがＯＲゲート８
を介してデータディレクションレジスタ３に対する書込
信号ＤＤＲＷＲとして出力される。データディレクショ
ンレジスタ３は書込許可判定回路５からの書込信号ＤＤ
ＲＷＲが入力されることにより、ＣＰＵからパスライン
４を介して供給されたデータが書き込まれる。一方、ウ
ォッチドッグタイマ７の上位ｎビットがクリアされてお
らず、そのカウント値が前記一定値を越えた場合には、
ＣＰＵの動作が異常であるとして、クリアされていない
上位ｎビットを検出した出力がデータディレクションレ
ジスタ３への書込みを禁止する禁止信号となってＯＲゲ
ート８に入力される。この禁止信号によりＯＲゲート８
は閉じた状態となるので、書込信号−が発生してもＯＲ
ゲート８からはデータディレクションレジスタ３に対す
る書込信号ＤＤＲＷＲが出力されず、データディレクシ
ョンレジスタ３へのデータの書込みは行なわない。
検出した出力がデータディレクションレジスタ３への書
込みを許可する許可信号となってＯＲゲート８に入力さ
れ、ＯＲゲート８が開いた状態となる。この時に書込信
号ＷＲが発生すると、この書込信号ＷＲがＯＲゲート８
を介してデータディレクションレジスタ３に対する書込
信号ＤＤＲＷＲとして出力される。データディレクショ
ンレジスタ３は書込許可判定回路５からの書込信号ＤＤ
ＲＷＲが入力されることにより、ＣＰＵからパスライン
４を介して供給されたデータが書き込まれる。一方、ウ
ォッチドッグタイマ７の上位ｎビットがクリアされてお
らず、そのカウント値が前記一定値を越えた場合には、
ＣＰＵの動作が異常であるとして、クリアされていない
上位ｎビットを検出した出力がデータディレクションレ
ジスタ３への書込みを禁止する禁止信号となってＯＲゲ
ート８に入力される。この禁止信号によりＯＲゲート８
は閉じた状態となるので、書込信号−が発生してもＯＲ
ゲート８からはデータディレクションレジスタ３に対す
る書込信号ＤＤＲＷＲが出力されず、データディレクシ
ョンレジスタ３へのデータの書込みは行なわない。
このように本実施例では、マイクロコンピュータに内蔵
されたウォッチドッグタイマを利用してＣＰＵの動作が
正常であるか否かを判定することにより、ウォッチドッ
グタイマがＣＰＵの暴走を検出してＣＰＵにリセット等
をかけるよりも早い時点でデータディレクションレジス
タへの書込みを禁止することができるので、ＣＰＵの暴
走時においても確実にデータディレクションレジスタへ
の誤書込みを防止することができる。また、ウォッチド
ッグタイマは通常マイクロコンピュータに内蔵されてお
り、ＣＰＵの暴走を検出するために新たに特別な検出手
段を設ける必要がない。
されたウォッチドッグタイマを利用してＣＰＵの動作が
正常であるか否かを判定することにより、ウォッチドッ
グタイマがＣＰＵの暴走を検出してＣＰＵにリセット等
をかけるよりも早い時点でデータディレクションレジス
タへの書込みを禁止することができるので、ＣＰＵの暴
走時においても確実にデータディレクションレジスタへ
の誤書込みを防止することができる。また、ウォッチド
ッグタイマは通常マイクロコンピュータに内蔵されてお
り、ＣＰＵの暴走を検出するために新たに特別な検出手
段を設ける必要がない。
第３図は本発明の他の実施例の構成を示す図である。第
３図において、ＣＰＵ９にはマイクロコンピュータ内の
発振回路からのクロック信号またはマイクロコンピュー
タの制御対象が発生する信号（例えばエンジンであれば
エンジン１回転毎に１パルス発生する如き信号）等のタ
イミング信号Ｂが入力され、ＣＰＵ９はこのタイミング
７１号Ｂに基づいて第４図に示すようにタイミング信号
Ｂの５パルス入力に対して１パル入出力というように、
所定の規則に従った制御信号Ａを出力している。書込許
可判定回路１０は、このタイミング信号Ｂと制御信号Ａ
とが入力され、ＣＰＵ９に入力されるタイミング信号Ｂ
に対してＣＰＵ９から上記の規則通りに制御信号Ａが出
力されているか否かによってＣＰＵ９の状態を判定し、
その結果をＣＰＵ９に信号Ｃとして出力している。即ち
、第４図において書込許可判定回路１０に対してタイミ
ング信号Ｂが５パルス入力する毎にＣＰＵ９から制御信
号Ａが１パルス入力されていれば、書込許可判定回路１
０はＣＰＵ９の動作は正常であると判定してデータディ
レクションレジスタへの書込みを許可する許可信号を出
力信号Ｃとして出力し、また上記の規則に反して第４図
に示すようにタイミング信号Ｂの２パルスに対して制御
信号Ａのパルスが発生すると、ＣＰＵ９の動作が異常で
あると判定して書込みを禁止する禁止信号を出力信号Ｃ
として出力する。ＣＰＵ９はこの信号Ｃに従ってハード
的にデータディレクションレジスタへの書込みを許可ま
たは禁止する。
３図において、ＣＰＵ９にはマイクロコンピュータ内の
発振回路からのクロック信号またはマイクロコンピュー
タの制御対象が発生する信号（例えばエンジンであれば
エンジン１回転毎に１パルス発生する如き信号）等のタ
イミング信号Ｂが入力され、ＣＰＵ９はこのタイミング
７１号Ｂに基づいて第４図に示すようにタイミング信号
Ｂの５パルス入力に対して１パル入出力というように、
所定の規則に従った制御信号Ａを出力している。書込許
可判定回路１０は、このタイミング信号Ｂと制御信号Ａ
とが入力され、ＣＰＵ９に入力されるタイミング信号Ｂ
に対してＣＰＵ９から上記の規則通りに制御信号Ａが出
力されているか否かによってＣＰＵ９の状態を判定し、
その結果をＣＰＵ９に信号Ｃとして出力している。即ち
、第４図において書込許可判定回路１０に対してタイミ
ング信号Ｂが５パルス入力する毎にＣＰＵ９から制御信
号Ａが１パルス入力されていれば、書込許可判定回路１
０はＣＰＵ９の動作は正常であると判定してデータディ
レクションレジスタへの書込みを許可する許可信号を出
力信号Ｃとして出力し、また上記の規則に反して第４図
に示すようにタイミング信号Ｂの２パルスに対して制御
信号Ａのパルスが発生すると、ＣＰＵ９の動作が異常で
あると判定して書込みを禁止する禁止信号を出力信号Ｃ
として出力する。ＣＰＵ９はこの信号Ｃに従ってハード
的にデータディレクションレジスタへの書込みを許可ま
たは禁止する。
このように本実施例においても、マイクロコンピュータ
内の既存の信号を利用してＣＰＵの動作状態を判定する
ことによりデータディレクションレジスタへの書込みを
許可または禁止しているので、前記実施例と同様に、簡
単な構成でＣＰＵの暴走時においても早期に確実にデー
タディレクションレジスタへの誤書込みを防止すること
ができる。
内の既存の信号を利用してＣＰＵの動作状態を判定する
ことによりデータディレクションレジスタへの書込みを
許可または禁止しているので、前記実施例と同様に、簡
単な構成でＣＰＵの暴走時においても早期に確実にデー
タディレクションレジスタへの誤書込みを防止すること
ができる。
なお、前述の両実施例では、データディレクションレジ
スタへの書込みを制御しているが、データディレクショ
ンレジスタに限らず、任意のＲＡＭに対する書込みを制
御するように構成することにより、特定のＲＡＭへの誤
書込みを防止できることは明白である。
スタへの書込みを制御しているが、データディレクショ
ンレジスタに限らず、任意のＲＡＭに対する書込みを制
御するように構成することにより、特定のＲＡＭへの誤
書込みを防止できることは明白である。
以上説明したように、本発明によれば、ＣＰＵの暴走時
にも早い時点でＣＰＵの異常を判定してデータディレク
ションレジスタへの書込みを禁止するから、データディ
レクションレジスタの誤書込みを確実に防止することが
できるので、データディレクションレジスタの誤書換え
に起因するＣＰＵのポート出カシヨード等を防止してマ
イクロコンピュータ及びシステムの信頼性向上を図るこ
とができ、かつＣＰＵの異常判定に際してマイクロコン
ピュータ内の既存の手段または信号を利用するから、構
造が簡単である等の効果を奏する。
にも早い時点でＣＰＵの異常を判定してデータディレク
ションレジスタへの書込みを禁止するから、データディ
レクションレジスタの誤書込みを確実に防止することが
できるので、データディレクションレジスタの誤書換え
に起因するＣＰＵのポート出カシヨード等を防止してマ
イクロコンピュータ及びシステムの信頼性向上を図るこ
とができ、かつＣＰＵの異常判定に際してマイクロコン
ピュータ内の既存の手段または信号を利用するから、構
造が簡単である等の効果を奏する。
第１図は本発明の一実施例の構成を示すブロック図、第
２図は、本発明の一実施例の要部の構成を示す図、第３
図は、本発明の他の実施例の構成を示すブロック図、第
４図は、本発明の他の実施例の動作を説明するための信
号波形図である。 １・・・・・・・・・入出力ポート、 ３・・・・・・・・・データディレクションレジスタ、
５．１０・・・・・・・・・書込許可判定回路。 ７・・・・・・・・ウォッチドッグタイマ、９・・・・
・・・・・ＣＰＵ。 第１図
２図は、本発明の一実施例の要部の構成を示す図、第３
図は、本発明の他の実施例の構成を示すブロック図、第
４図は、本発明の他の実施例の動作を説明するための信
号波形図である。 １・・・・・・・・・入出力ポート、 ３・・・・・・・・・データディレクションレジスタ、
５．１０・・・・・・・・・書込許可判定回路。 ７・・・・・・・・ウォッチドッグタイマ、９・・・・
・・・・・ＣＰＵ。 第１図
Claims (2)
- （１）データデイレクシヨンレジスタを用いて入出力ポ
ートの入力または出力の切換えを行うマイクロコンピユ
ータにおいて、一定時間毎にカウントアツプし、そのカ
ウント値が予め設定された上限値に達することによりＣ
ＰＵの異常を検出するウオツチドツグタイマと、前記ウ
オツチドツグタイマのカウント値が前記上限値よりも低
く設定された設定値に達したか否かにより前記データデ
イレクシヨンレジスタへの書込みの許可または禁止を判
定する書込許可判定回路とを備えたことを特徴とするマ
イクロコンピユータ。 - （２）データデイレクシヨンレジスタを用いて入出力ポ
ートの入力または出力の切換えを行うマイクロコンピユ
ータにおいて、ＣＰＵに供給されるタイミング信号と該
タイミング信号に対して所定の規則をもつてＣＰＵから
出力される制御信号とが入力され、前記タイミング信号
と制御信号とが前記規則に合致するか否かにより、前記
データデイレクシヨンレジスタへの書込みの許可または
禁止を判定する書込許可判定回路を備えたことを特徴と
するマイクロコンピユータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63265267A JPH02113348A (ja) | 1988-10-22 | 1988-10-22 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63265267A JPH02113348A (ja) | 1988-10-22 | 1988-10-22 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02113348A true JPH02113348A (ja) | 1990-04-25 |
Family
ID=17414856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63265267A Pending JPH02113348A (ja) | 1988-10-22 | 1988-10-22 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02113348A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005202955A (ja) * | 2004-01-12 | 2005-07-28 | Hewlett-Packard Development Co Lp | 区画可能計算システムにおけるセキュリティ対策 |
-
1988
- 1988-10-22 JP JP63265267A patent/JPH02113348A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005202955A (ja) * | 2004-01-12 | 2005-07-28 | Hewlett-Packard Development Co Lp | 区画可能計算システムにおけるセキュリティ対策 |
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