JPH02113569A - メモリ装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野］ 本発明はキャパシタ電極がスイッチングトランジスタ上
に積層されて形成される所謂スタックドキャパシタ型の
メモリ装置の製造方法に関し、特に微細なパターンのキ
ャパシタ下部電極を形成するメモリ装置の製造方法に関
する。

〔発明の概要］ 本発明は、メモリセルがスイッチングトランジスタとキ
ャパシタで構成され、そのキャパシタ電極がスイッチン
グトランジスタに積層されて形成されるメモリ装置の製
造方法において、キャバン夕下部電極のパターニングの
ためのマスクを、複数回のレジスト塗布、露光、現像の
繰り返しにより形成することにより、微細な間隔での導
電層の切断を実現し、セルサイズの縮小化等を実現する
ものである。

〔従来の技術〕

ＤＲＡＭの構造として、メモリセルのキャパシタをスイ
ッチングトランジスタ」二に積層させた所謂スタックド
キャパシタを有するものが知られている。この積層型の
構造のメモリセルのキャパシタは、キャパシタ下部電極
とその上部に誘電体膜を介して形成されるキャパシタ上
部電極とからなり、特にキャパシタ下部電極は、ゲート
雪掻を層間絶縁膜で被覆した後に、ポリシリコン層等の
導電層をパターニングして形成される。また、このよう
な積層型のキャパシタ構造を有したメモリ装置に関する
技術として、本件出願人は、先に特願昭６２−２１１６
７４号明細書及び図面にかかる技術を提案している。

〔発明が解決しようとする課題〕

一般に、メモリ装置においては、その微細化。

高密度化が要求されている。

しかしながら、導電層上にフォトレジスト層を形成し、
そのフォトレジスト層を選択的に露光して現像する方法
では、フォトリソグラフィーの限界値以上の幅で加工す
ることが困難であり、微細なメモリセルを得ることが容
易でない。

そこで、本発明は上述の技術的な課題に鑑み、微細な間
隔での導電層の切断を実現してセルサイズの縮小化を図
るようなメモリ装置の製造方法を提供することを目的と
する。

［課題を解決するための手段］ 上述の目的を達成するための本発明は、スイ・ノヂング
トランジスタと容量でメモリセルが構成され、その容量
を形成するキャパシタ下部電極が上記スイッチングトラ
ンジスタのゲートを覆って形成されるメモリ装置の製造
方法であることを前提としている。ここでキャパシタ下
部電極がゲートを被覆する形状は、層間絶縁膜を介して
ゲート上に延在される形状や該ゲートの側壁の一部のみ
を被覆するような形状も含む。

そして、上記スイッチングトランジスタのゲート−Ｆを
覆い且つそのスイッチングトランジスタのソース・ドレ
インと接続する導電層を形成する工程の後、−に記導電
層上にフォトレジストを塗布する工程と露光及び現像に
より上記フォトレジストをパターニングする工程を複数
回操り返し、上記複数回の現像より得られたレジストパ
ターンをマスクとして上記導電層をエツチングして隣接
する、１−ヤバシタ下部電極を形成することを特徴とす
る。

また、本発明のメモリ装置の製造方法では、上述の複数
回の現像により得られるレジストパターンを、キャパシ
タ下部電極とピント線取り出し電極をパターニングする
ためのパターンとすることもできる。

〔作用〕

フォトレジストを塗布する工程と、そのフォトレジスト
を露光、現像する工程を複数回繰り返すことで、リソグ
ツラフイーの限界よりも微細なレジストパターンを得る
ことが可能となる。そして、その微細なレジストパター
ンを用いてエツチングにより導電層を切断することで、
キャパシタ下部電極のパターンを微細なものにすること
が可能となる。

（実施例〕 本発明の好適な実施例を図面を参照しながら説明する。

第１の実施例 本実施例は、各メモリセルが１つのキャパシタと１つの
スイッチングトランジスタにより構成されるＤＲＡＭの
製造方法の例であり、キャパシタ下部電極を形成するた
めの導電層が、第２層目のポリシリコン層である例であ
る。この第２層目のポリシリコン層が塗布、露光、現像
の各工程の操り返しから、微細なレジストパターンでパ
ターニングされる。以下、本実施例を第１図ｇ〜第１図
ｊを参照しながらその工程に従って説明する。

まず、第１図ｇに示すように、シリコン基板１上にフィ
ールド酸化膜２が形成される。フィールド酸化膜２が囲
む領域とにはゲート酸化膜３が形成され、このゲート酸
化膜３上にはワード線となる第１層目のポリシリコン層
４が形成される。図中、第１層目のポリシリコン層４は
断面にかかるメモリセルのスイッチングトランジスタの
ゲートとなり、第１層目のポリシリコン層４ａは断面に
かかるメモリセルに隣接するメモリセルのワード線であ
る。さらに、シリコン基板ｌの表面には、第１層［］の
ポリシリコン層４，４ａとセルファラインで不純物が導
入され、スイッチングトランジスタのソース・ドレイン
領域５，６として機能する。そして、上記スイッチング
トランジスタのゲートとなる第１１ｉ目のポリシリコン
層４．４ａは、層間絶縁膜７に被覆される。

次に、第１図すに示すように、全面に導電層としての第
２層目のポリシリコン層８を形成する。

この第２層目のポリシリコン層８は、シリコン基板ｌの
表面の上記ソース・ドレイン領域５，６と接続する。第
２層目のポリシリコン層８は層間絶縁膜７を介してゲー
トである第１層目のポリシリコンＭ４．４ａを覆う。

次に、第１図ｇに示すように、第２層目のポリシリコン
層８上の全面に第１回目のフォトレジスト層９を塗布す
る。

このように第１回目のフォトレジスト層９を塗布した後
、第１図ｄに示すように、ひとつおきのメモリセルのキ
ャパシタ下部電極のパターンに対応した領域のフォ！・
レジスト層９を選択的に露光する。この露光は、隣接す
るパターン同士の間隔が距ｔＡＩ　ｙ　＋のように十分
とれるため、余裕をもって行うことができる。この選択
的な露光の後、現像が行われる。

次に、第１図ｇに示すように、第２回目のフォトレジス
ト層ｌＯの塗布が行われる。この第２同目のフォトレジ
スト７１１０は、第１回目のフォトレジスト層９で当該
レジスト層が除去された領域にも、塗布される。

この第２回目のフォトレジスト層１０の塗布の後、第１
図ｆに示すように、フォトレジストＩ！５９が除去され
た領域のメモリセルにかかるキャパシタ下部電極のパタ
ーンに対応した領域のフォト１／シスト層１０を選択的
に露光する。この露光もフォトレジスト層ＩＯ同士の間
では、距Ｌ’Ｊ　ｙ　ｚのように十分な距離にできるた
めに、リソグラフィーの限界に左右されない。しかも、
既にパターニングされたフォトレジスト層９との間隔は
非常に微細な間隔Ｚ、にすることができる。この露光の
後、現像されパターニングされた第２回目のフォトレジ
スト層１０が第２層目のポリシリコン層８上に得られる
。

次に、第１図ｇに示すように、第３回目のフォトレジス
ト層１１の塗布を行う。この第３回目のフォトレジスト
層１工は、既にパターニングされた第１．第２回目のポ
リシリコン１９．１０の間に充填されるように塗布され
る。

次に、第１図りに示すように、第３回目のフォトレジス
トＪＷＩＩの選択的な露光を行う。この第３回目のフォ
トレジスト層１１の露光される領域は、一対のメモリセ
ルの間のビット線取り出し電極をパターニングするパタ
ーンとされる。この時、隣接するキャパシタ下部電極の
レジストパターンは、既に第１回目のフォトレジスト層
９及び第２回口のフォトレジスト層１０により形成され
ており、極めて微細な間隔ｚ２で第３回目のフォトレジ
スト層１１を露光することができる。この第３回目のフ
ォトレジスト層１１は現像され、その結果、第２層目の
ポリシリコン層８上には、第１回〜第３回にかかる複数
回の繰り返しによるレジストパターンが得られることに
なる。

次に、第１図ｉに示すように、上記複数回の繰り返しに
よるレジストパターン９．１０１１をマスクとして第２
層目のポリシリコン層８のパターニングを行う。このパ
ターニングは、例えばＲＩＥ法によって行われ、そのパ
ターニングによっ”ζ、上記微細な間隔ＺＩ＋２２に対
応した微細な断面が得られることになる。すなわち、第
１回目のフォトレジスト層９及び第２回目のフォトレジ
スト層１０によって、キャパシタ下部電極１２が得られ
、第３回目のフォトレジスト層１１によってビット線取
り出し電極１３が得られる。これらキャパシタ下部電極
１２とビット線取り出し電極１３の間隔は、掻めて微細
な間隔ｚｌ、ｚ、となり、従って、セルの微細化に好適
となる。

次に、第１図ｊに示すように、上記キャパシタ下部電極
１２上に誘電体ｎ！１４が形成され、その誘電体膜１４
上にキャパシタ上部電極１５が形成される。このキャパ
シタ上部電極１５上には、層間絶縁膜１６が形成され、
この層間絶縁膜１６にはコンタクトホール１７が形成さ
れ、リフローされる。このコンタクトホール１７を介し
て、アルミ配線層１８が上記ビット線取り出し電極１３
に接続するように形成される。

このように本実施例のＤＲＡＭの製造方法では、キャパ
シタ下部電極１２とビット線取り出し電極１３が３回の
フォトレジスト層の塗布、露光、現像を経て形成される
。このため、キャパシタ下部電極１２同士やキャパシタ
下部電極１２とビット線取り出し電極１３の間隔Ｚｌ＋
Ｚ！を極めて微細なものにすることができ、その結果、
メモリセルのサイズの縮小化や高密度化を図ることが可
能となる。また、特に、ビット線取り出し電極１３の切
断のための間隔２．と、キャパシタ下部電極１２同士の
切断のための間隔ｚ２とは、同じレジスト層でも膜厚が
異なってくるために、同じ露光条件等でのパターニング
とならない。しかし、本実施例の製造方法では、３回の
レジストパターニングが行われるため、そのパターニン
グ毎の最適な露光等の条件設定が可能であり、容易に微
細な間隔が得られることになる。

なお、上述の実施例では、フォトレジストの塗布、露光
、現像を各３回行うものとしたが、２回或いは４回以上
であっても良い。

第２の実施例 本実施例は第２図ａ〜第２図すに示すように、塗布、露
光、現像の２回の繰り返しで、レジストパターンを形成
する例である。なお、第１の実施例と説明したものと同
じ部分については同し引用符号を用いてその説明を省略
する。

第２の実施例のＤＲＡＭの製造方法では、第１の実施例
の第１図Ｃに対応する工程までは、同し工程である。そ
して、次に、第２層目のポリシリコン層８上に、第１回
目のフォトレジスト層２１を塗布し、選択的な露光と現
像により、第２図ａに示すように、キャパシタ下部電極
に対応したフォトレジスト層２１を形成する。

次に、第２図すに示すように、第２回目のフォトレジス
ト層２２を塗布し、その選択的な露光と現像により、ビ
ット線取り出し電極に対応したフォトレジスト層２２を
形成する。このように、２回のフォトレジスト１２１．
２２の形成によって、フォトレジスト層２１とフォトレ
ジスト層２２の間隔２．は極めて微細な間隔となる。以
下、第１の実施例の第１図ｉ以下の工程が進められ、Ｄ
ｒ＜ＡＭが完成する。

この第２の実施例のＤＲＡＭの製造方法では、２回のフ
ォトレジスト層の塗布、露光、現像の繰り返しで、微細
なレジストパターンが得られることになり、メモリセル
のサイズの縮小化が実現されることになる。

〔発明の効果〕

本発明のメモリ装置の製造方法では、フォトレジストの
塗布、露光、現像の各工程を複数回繰り返すことで、リ
ソグツラフイーの限界よりもａ　ＩＪｉｌなレジストパ
ターンを得ることができる。このため、メモリセルのサ
イズを十分に縮小化することができ、メモリ装置の高集
積化や高速化も可能となる。

【図面の簡単な説明】

第１図ａ〜第１図ｊは本発明のメモリ装置の製造方法の
一例をその工程に従って説明するためのそれぞれ工程断
面図、第２図ａ及び第２図すは本発明のメモリ装置の製
造方法の他の一例をその工程に従って説明するためのそ
れぞれ工程断面図である。 ４．４ａ・・・第１Ｎ目のポリシリコン層８・・・第２
層目のポリシリコン層 ９．２１・・・第１回目のフォトレジスト層１０．２２
・・・第２回目のフォトレジスト層１１・・・第３回目
のフォトレジスト層１２・・・キャパシタ下部電極 １３・・・ビン１−線取り出し電極 特許出願人　　　ソニー株式会社 代理人弁理士　小池　晃（他２名） 第１ 図ｊ

Claims (2)

【特許請求の範囲】
1. （１）スイッチングトランジスタと容量でメモリセルが
   構成され、その容量を形成するキャパシタ下部電極が上
   記スイッチングトランジスタのゲートを覆って形成され
   るメモリ装置の製造方法において、 上記スイッチングトランジスタのゲート上を覆い且つそ
   のスイッチングトランジスタのソース・ドレインと接続
   する導電層を形成する工程の後、上記導電層上にフォト
   レジストを塗布する工程と露光及び現像により上記フォ
   トレジストをパターニングする工程を複数回繰り返し、
   上記複数回の現像より得られたレジストパターンをマス
   クとして上記導電層をエッチングして隣接するキャパシ
   タ下部電極を形成することを特徴とするメモリ装置の製
   造方法。
2. （２）複数回の現像により得られるレジストパターンは
   、キャパシタ下部電極とビット線取り出し電極をパター
   ニングするためのパターンであることを特徴とする請求
   項第（１）項記載のメモリ装置の製造方法。