JPH02113572A - 半導体記憶回路装置 - Google Patents
半導体記憶回路装置Info
- Publication number
- JPH02113572A JPH02113572A JP63266856A JP26685688A JPH02113572A JP H02113572 A JPH02113572 A JP H02113572A JP 63266856 A JP63266856 A JP 63266856A JP 26685688 A JP26685688 A JP 26685688A JP H02113572 A JPH02113572 A JP H02113572A
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- JP
- Japan
- Prior art keywords
- well
- memory cell
- region
- type
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体記憶回路装置に関し、特に、Ｐ型（ま
たはＮ型）基板上にＰ型（またはＮ型）ウェルを設け、
該ウェル内にメモリセルを形成した構造を有する半導体
記憶回路装置に関する。
たはＮ型）基板上にＰ型（またはＮ型）ウェルを設け、
該ウェル内にメモリセルを形成した構造を有する半導体
記憶回路装置に関する。
［従来の技術］
従来、この種の半導体記憶回路装置は、メモリセルがそ
の内に形成されたウェルの下に、そのウェルと同導電型
の埋込層を有する構造となっていた。その例を、第３図
及び第４図を参照して説明する。第３図は、半導体チッ
プの平面図であり、第４図は、第３図のＡ−Ａ’線断面
図である。第３図に示されるように、半導体記憶回路装
置の表面は、メモリセル領域１０．接地電位供給領域２
０、第１分離領域３０、第２分離領域４０及び周辺回路
領域５０に分けられている。そして、これらの各領域は
、第４図に示されるように、Ｐ型半導体基板１上の埋込
層とウェル並びにウェルに形成された素子類によって構
成されている。即ち、メモリセル領域１０は、Ｐ型埋込
層４０１、Ｐウェル４およびこのウェルに形成されたメ
モリセルによって構成される領域であり、また、接地電
位供給領域２０は、Ｐ型拡散層２１を介して、Ｐつエル
４およびＰ型埋込層４０１に接地電位を供給する領域、
第１分離領域３０は、メモリセル領域１０を囲繞して形
成され、これを他の領域から分離する領域であって、Ｎ
型拡散Ｊｌ１３１、Ｎウェル５およびＮ型埋込層４０２
から構成され、Ｎ型拡散層３１を介してその電位が電源
電位に固定された領域、第２分離領域４０は、第１分離
領域３０のさらに外側にこれを囲むように形成された、
メモリセル領域１０を他の領域から分離するための領域
であって、Ｐ型拡散層４１、Ｐウェル６およびＰ型埋込
層３から構成され、Ｐ型拡散層４１を介して接地電位に
固定されている領域、周辺回路領域５０は、半導体チッ
プの周辺部にあって、Ｐ型埋込層４０４、Ｐウェル４０
８およびこのウェル内に形成された周辺回路によって構
成される領域である。而して、メモリセル領域１０には
、Ｎ型拡散層１１．１２、ゲート電極１４、多結晶シリ
コン層１３．１５および金属配線層１６から構成される
メモリセルが形成されており、また、周辺回路領域５０
には、Ｎ型拡散層５１．５２およびゲート電極５３を有
するＮＭＯＳトランジスタが形成されている。また、各
領域あるいは各素子は素子分離酸化物層８によって互い
に分離されている。
の内に形成されたウェルの下に、そのウェルと同導電型
の埋込層を有する構造となっていた。その例を、第３図
及び第４図を参照して説明する。第３図は、半導体チッ
プの平面図であり、第４図は、第３図のＡ−Ａ’線断面
図である。第３図に示されるように、半導体記憶回路装
置の表面は、メモリセル領域１０．接地電位供給領域２
０、第１分離領域３０、第２分離領域４０及び周辺回路
領域５０に分けられている。そして、これらの各領域は
、第４図に示されるように、Ｐ型半導体基板１上の埋込
層とウェル並びにウェルに形成された素子類によって構
成されている。即ち、メモリセル領域１０は、Ｐ型埋込
層４０１、Ｐウェル４およびこのウェルに形成されたメ
モリセルによって構成される領域であり、また、接地電
位供給領域２０は、Ｐ型拡散層２１を介して、Ｐつエル
４およびＰ型埋込層４０１に接地電位を供給する領域、
第１分離領域３０は、メモリセル領域１０を囲繞して形
成され、これを他の領域から分離する領域であって、Ｎ
型拡散Ｊｌ１３１、Ｎウェル５およびＮ型埋込層４０２
から構成され、Ｎ型拡散層３１を介してその電位が電源
電位に固定された領域、第２分離領域４０は、第１分離
領域３０のさらに外側にこれを囲むように形成された、
メモリセル領域１０を他の領域から分離するための領域
であって、Ｐ型拡散層４１、Ｐウェル６およびＰ型埋込
層３から構成され、Ｐ型拡散層４１を介して接地電位に
固定されている領域、周辺回路領域５０は、半導体チッ
プの周辺部にあって、Ｐ型埋込層４０４、Ｐウェル４０
８およびこのウェル内に形成された周辺回路によって構
成される領域である。而して、メモリセル領域１０には
、Ｎ型拡散層１１．１２、ゲート電極１４、多結晶シリ
コン層１３．１５および金属配線層１６から構成される
メモリセルが形成されており、また、周辺回路領域５０
には、Ｎ型拡散層５１．５２およびゲート電極５３を有
するＮＭＯＳトランジスタが形成されている。また、各
領域あるいは各素子は素子分離酸化物層８によって互い
に分離されている。
［発明が解決しようとする問題点］
上述した従来の記憶回路装置は、メモリセル領域のＰウ
ェル４、基板１および周辺回路領域５０のＰウェル４０
８の間に何らの障壁も存在していない、そのため、周辺
回路５０で発生したノイズは、メモリセルに進入してメ
モリセルの情報を破壊する。即ち、周辺回路領域のＮＭ
ＯＳトランジスタ部で発生したノイズである電子は、Ｐ
ウェル４０８、その下のＰ型埋込層４０４を通ってＰ型
半導体基板１へ注入される。この注入された電子の一部
は■の経路によって、第２の分離領域４０で捕捉される
が、残りの一部は、Ｐ型半導体基板１へさらに深く注入
され、Ｈの経路を通ってメモリセル領域１０に到達し、
メモリセルの記憶情報を保持しているＮ型拡散層１１に
入り込み、メモリセルの記憶情報を破壊する。
ェル４、基板１および周辺回路領域５０のＰウェル４０
８の間に何らの障壁も存在していない、そのため、周辺
回路５０で発生したノイズは、メモリセルに進入してメ
モリセルの情報を破壊する。即ち、周辺回路領域のＮＭ
ＯＳトランジスタ部で発生したノイズである電子は、Ｐ
ウェル４０８、その下のＰ型埋込層４０４を通ってＰ型
半導体基板１へ注入される。この注入された電子の一部
は■の経路によって、第２の分離領域４０で捕捉される
が、残りの一部は、Ｐ型半導体基板１へさらに深く注入
され、Ｈの経路を通ってメモリセル領域１０に到達し、
メモリセルの記憶情報を保持しているＮ型拡散層１１に
入り込み、メモリセルの記憶情報を破壊する。
［問題点を解決するための手段］
本発明の半導体記憶回路装置は、Ｐ（またはＮ）型半導
体基板上に、その中にメモリセルを構成するＮ（または
Ｐ）チャネルＭＯＳトランジスタが形成されたＰ（また
はＮ）ウェルを設けたものにおいて、Ｐ（またはＮ）ウ
ェルは、Ｎ（またはＰ）型埋込層によってＰ（またはＮ
）型半導体基板から分離されている構成を有する。
体基板上に、その中にメモリセルを構成するＮ（または
Ｐ）チャネルＭＯＳトランジスタが形成されたＰ（また
はＮ）ウェルを設けたものにおいて、Ｐ（またはＮ）ウ
ェルは、Ｎ（またはＰ）型埋込層によってＰ（またはＮ
）型半導体基板から分離されている構成を有する。
［実施例］
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は、本発明の一実施例を示す、第３図のＡ−Ａ’
線断面図である。この実施例でも、従来例と同様に、半
導体チップ表面は、メモリセル領域１０、接地電位供給
領域２０、第１分離領域３０および第２分離領域４０等
に区画されている。
線断面図である。この実施例でも、従来例と同様に、半
導体チップ表面は、メモリセル領域１０、接地電位供給
領域２０、第１分離領域３０および第２分離領域４０等
に区画されている。
そして、第１図において、第４図のものと共通する部分
には同一の番号が付されている。この実施例において、
第２分離領域４０と周辺回路領域５０とは、従来例のそ
れと同様の構成を有する（但し、第１図においては、周
辺回路領域５０の図示は省略されている）。しかし、本
実施例ではＰウェル４とＮウェル５とが共通のＮ型埋込
層２に接しこの層の上に形成されている。この構成によ
って、メモリセル領域１０を基板１あるいは周辺回路領
域５０から完全に分離することかできる。即ち、周辺回
路領域５０からノイズの電子が基板１に注入されても、
これは、Ｎ型埋込層２に捕捉されるので、Ｐウェル４に
注入されることはない。
には同一の番号が付されている。この実施例において、
第２分離領域４０と周辺回路領域５０とは、従来例のそ
れと同様の構成を有する（但し、第１図においては、周
辺回路領域５０の図示は省略されている）。しかし、本
実施例ではＰウェル４とＮウェル５とが共通のＮ型埋込
層２に接しこの層の上に形成されている。この構成によ
って、メモリセル領域１０を基板１あるいは周辺回路領
域５０から完全に分離することかできる。即ち、周辺回
路領域５０からノイズの電子が基板１に注入されても、
これは、Ｎ型埋込層２に捕捉されるので、Ｐウェル４に
注入されることはない。
従って、この電子によって、メモリセル内の記憶情報が
破壊されることはない。
破壊されることはない。
次に、第２図を参照して本発明の他の実施例について説
明する。第２図も、第３図のＡ−Ａ’線断面図である。
明する。第２図も、第３図のＡ−Ａ’線断面図である。
この実施例でも、先の実施例と同様に、Ｐウェル４とＮ
ウェル５とが共通のＮ型ウェル２の上に形成されている
のであるが、この実施例では更にＰウェル４の内部に、
比較的高濃度のＰ型不純物層１７が形成されている。こ
の不純物層はイオン注入法等を用いて形成される領域で
ある。そして、この不純物層の存在によってＮ型拡散層
１１．１２とＮ型埋込層２との間のパンチスルー耐圧を
高めることができ、また、Ｐウェル内の電位を一定に保
つことができる。この実施例によれば、Ｐ型不純物層１
７の濃度をコントロールすることによって、Ｎ型拡散層
１１、】２のＰウェルに対する層間容量を増加させるこ
となく、また、エピタキシャル層７を厚くすることなく
十分に高いパンチスルー耐圧を確保することができる。
ウェル５とが共通のＮ型ウェル２の上に形成されている
のであるが、この実施例では更にＰウェル４の内部に、
比較的高濃度のＰ型不純物層１７が形成されている。こ
の不純物層はイオン注入法等を用いて形成される領域で
ある。そして、この不純物層の存在によってＮ型拡散層
１１．１２とＮ型埋込層２との間のパンチスルー耐圧を
高めることができ、また、Ｐウェル内の電位を一定に保
つことができる。この実施例によれば、Ｐ型不純物層１
７の濃度をコントロールすることによって、Ｎ型拡散層
１１、】２のＰウェルに対する層間容量を増加させるこ
となく、また、エピタキシャル層７を厚くすることなく
十分に高いパンチスルー耐圧を確保することができる。
この実施例を変更して、Ｐ型拡散層１７をＮ型埋込層２
の上でこれと接するように形成してもよい なお、以上の実施例ではＰ型半導体基板を用いるものに
ついて説明したが、Ｐ導電型とＮ導電型を全部入れ換え
てＮ半導体基板を用い、ＰＭＯＳトランジスタによって
メモリセルを構成するように変更してもよい。
の上でこれと接するように形成してもよい なお、以上の実施例ではＰ型半導体基板を用いるものに
ついて説明したが、Ｐ導電型とＮ導電型を全部入れ換え
てＮ半導体基板を用い、ＰＭＯＳトランジスタによって
メモリセルを構成するように変更してもよい。
［発明の効果］
以上説明し７たように、本発明は、メモリセル領域を構
成する第１導電型ウェルを、第２導電型埋込層によって
、第１導電型半導体基板から分離したものであるので、
本発明によれば基板に電子や正孔が注入されても、これ
がメモリセルへ到達することがなく、これらによってメ
モリセル内の記憶情報が破壊されることがない。
成する第１導電型ウェルを、第２導電型埋込層によって
、第１導電型半導体基板から分離したものであるので、
本発明によれば基板に電子や正孔が注入されても、これ
がメモリセルへ到達することがなく、これらによってメ
モリセル内の記憶情報が破壊されることがない。
第３図は、半導体チップの平面図、第１図は、本発明の
一実施例を示す、第３図のＡ−Ａ’線断面図、第２図は
、本発明の他の実施例を示す、第３図Ａ−Ａ′線断面図
、第４図は、従来例装置を示す、第３図のＡ−Ａ’線断
面図である。 】・・・Ｐ型半導体基板、 ２．４０２・・・Ｎ型埋込
層、 ３．４０１．４０４・・・Ｐ型埋込層、 ４．６
．４０８・・・Ｐウェル、 ５・・・Ｎウェル、 ７・
・・エピタキシャル層、 ８・・・素子分離酸化物層、
１１．１２．３１．５１．５２・・・Ｎ型拡散層、１３
．１５・・・多結晶シリコン層、 １４．５３・・・ゲ
ート電極、 １６・・・金属配線層、 １７・・・Ｐ
型不純物層、 ２１．４１・・・Ｐ型拡散層、 １０
・・・メモリ領域、 ２０・・・接地電位供給領域、
３０・・・第１分離領域、 ４０・・・第２分離領域、 ・・・周辺回路領域。
一実施例を示す、第３図のＡ−Ａ’線断面図、第２図は
、本発明の他の実施例を示す、第３図Ａ−Ａ′線断面図
、第４図は、従来例装置を示す、第３図のＡ−Ａ’線断
面図である。 】・・・Ｐ型半導体基板、 ２．４０２・・・Ｎ型埋込
層、 ３．４０１．４０４・・・Ｐ型埋込層、 ４．６
．４０８・・・Ｐウェル、 ５・・・Ｎウェル、 ７・
・・エピタキシャル層、 ８・・・素子分離酸化物層、
１１．１２．３１．５１．５２・・・Ｎ型拡散層、１３
．１５・・・多結晶シリコン層、 １４．５３・・・ゲ
ート電極、 １６・・・金属配線層、 １７・・・Ｐ
型不純物層、 ２１．４１・・・Ｐ型拡散層、 １０
・・・メモリ領域、 ２０・・・接地電位供給領域、
３０・・・第１分離領域、 ４０・・・第２分離領域、 ・・・周辺回路領域。
Claims (1)
- 第１導電型半導体基板と、該半導体基板上に形成された
エピタキシャル層と、該エピタキシャル層内に形成され
た第１導電型ウェルと、該ウェル上に形成された、メモ
リセルを構成する第２導電型チャネルＭＯＳトランジス
タとを具備する半導体記憶回路装置において、前記第１
導電型ウェルは、第２導電型埋込層によって前記第１導
電型基板から分離されていることを特徴とする半導体記
憶回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63266856A JPH02113572A (ja) | 1988-10-22 | 1988-10-22 | 半導体記憶回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63266856A JPH02113572A (ja) | 1988-10-22 | 1988-10-22 | 半導体記憶回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02113572A true JPH02113572A (ja) | 1990-04-25 |
Family
ID=17436614
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63266856A Pending JPH02113572A (ja) | 1988-10-22 | 1988-10-22 | 半導体記憶回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02113572A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS587860A (ja) * | 1981-07-06 | 1983-01-17 | Hitachi Ltd | 半導体記憶装置 |
-
1988
- 1988-10-22 JP JP63266856A patent/JPH02113572A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS587860A (ja) * | 1981-07-06 | 1983-01-17 | Hitachi Ltd | 半導体記憶装置 |
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