JPS63244874A - 入力保護回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は入力保護回路に係り、特に静電破壊を防止する
入力保護回路に関する。

（従来の技術） 従来の入力保護回路を第７図に示す。入力端ＩＮは他端
がそれぞれ基準電源である接地端ＧＮＤに接続されてい
るダイオード２８およびトランジスタ２９を介して、Ｍ
ＯＳ　　ＦＥＴ３０のゲートに接続されている。このダ
イオード２８はｐ型半導体基板１上に形成されたｎ　不
純物領域３１からなるｐｎ接合で構成され、ｎ　型不純
物領域３１は入力端ＩＮおよびＭＯＳ　　ＦＥＴ３０の
ゲートにそれぞれ接続している。またトランジスタ２９
はｐ型半導体基板１上に相対して形成された２つのｎ　
型不純物領域３１．３２からなるＮＰＮ　トランジスタ
であり、一方のｎ　型不純物領域３２は接地端ＧＮＤに
接続されている。

いま接地レベルに対して負の高電位が入力端ＩＮに加わ
った場合、ダイオード２８を通して接地端ＧＮＤから電
流が流れる。また接地レベルに対して正の高電位が入力
端ＩＮに加わった場合、ダイオード２８のｐｎ接合はブ
レーク・ダウン（Ｂｒｅａｋ　ｄｏｗｎ）を起こして接
地端ＧＮＤに電流が流れると共に、ビルドΦイン（Ｂｕ
ｔ　１ｄ−１ｎ）されているトランジスタ２９がオン（
０口）状態となり、さらに過剰の電流がこのトランジス
タ２９を通して接地端ＧＮＤに流れる。このようにして
、入力保護の機能をはたす。

（発明が解決しようとする問題点） 近年ＭＯＳ集積口路の高集積化ならびに微細化に伴い、
ゲート酸化膜の膜厚が薄くなる一方で静電耐圧はこれま
で以上の高い値が要求されている。

しかしながら、上記従来の入力保護回路においては、接
地レベルＧＮＤに対する正の高電位に対して、その保護
機能が弱いという問題があった。すなわち、不純物濃度
の低いｐ型半導体基板１上に、ＭＯＳ集積回路の例えば
ＮチャンネルＮ０８ＦＥＴのソースおよびドレインの形
成の際に同時に高濃度のｎ　型不純物領域３１が形成さ
れるために、ダイオード２８のｐｎ接合は、例えば接合
耐圧が１５Ｖ程度と高くなり、従って高い静電耐圧が得
られないという聞届があった。

またダイオード２８のｐｎ接合のブレーク−ダウンは、
電界集中の最も大きい部分で起きるのであるが、そのブ
レークφダウンの起きる場所を具体的に特定することは
困難である。通常、ブレーク・ダウンの起きる可能性が
最も高い場所はｐｎ接合のカーブしている部分といわれ
ているが、例えば第７図（ｂ）に示されるＢ部分かＣ部
分か、いずれでブレークΦダウンが起きるかは特定でき
ず、それはその部分における不純物濃度のバラツキに影
響される。そして例えばＢ部分でブレーク・ダウンが起
きれば、寄生ＮＰＮ　トランジスタ２９がオン状態にな
り易く、従って静電破壊に対しては強い保護機能が働く
が、他方Ｃ部分でブレーク・ダウンが起きると、この保
護機能が弱くなる。すなわち、ダイオード２８のｐｎ接
合における不純物濃度のバラツキによって、静電破壊に
対する保護機能にバラツキが生じるという問題があった
。

また、ダイオード２８のｐｎ接合がブレーク・ダウンす
る際、低濃度のｐ型半導体基板側に例えばｐ　不純物領
域のようなグラウンド・コンタクトとなるものがないた
めに、ブレークΦダウンしたことにより発生する電流が
迷走し、特にＣＭＯＳの場合などではラッチ・アップな
どを引き起こすこともありうるという問題があった。

さらに、ダイオード２８のｐｎ接合がブレーク・ダウン
する際、例えばｎ　型不純物領域３１のコーナ一部など
に電界が集中し、そこに発生した大電流によって接合自
体の破壊が起きる可能性があるという問題があった。

またさらに、ダイオード２８のｐｎ接合における不純物
濃度の不均一などにより、例えばｎ＋型不純物領域３１
と入力端ＩＮに接続している金属配線層３３とのコンタ
クト部直下のｐｎ接合部分でブレーク・ダウンが起きる
と、その発熱によりコンタクト部の金属配線層３３が溶
融し、引いてはｐｎ接合破壊を引き起こす可能性がある
という問題があった。

このように従来の入力保護回路は、接地レベルＧＮＤに
対する高電位に対して、その保護機能が十分には果され
ていないという問題を有していた。

本発明の目的は、高電位の入力による静電破壊を防止す
る機能を高めた入力保護囲路を提供することにある。

【発明の構成〕

（問題点を解決するための手段） 本発明による入力保護回路は、第１導電型半導体基板上
に、入力端に接続された第２導電型高濃度不純物領域と
第１導電型高濃度不純物領域とが接触して形成されてい
ることを特徴とする。

また、本発明による入力保護回路は、第１導電型半導体
基板上に、入力端に接続された第２導電型高濃度不純物
領域と第１導電型高濃度不純物領域とが接触して形成さ
れていると共に、前記第２導電型高濃度不純物領域と接
地レベルに接続された第２導ｍ型高濃度不純物領域とが
相対して形成されていることを特徴とする。

（作　用） 本発明による入力保護回路は、互いに高濃度の不純物領
域からなるｐｎ接合を形成することにより、高電位の人
力によるブレーク・ダウンが起きる際の接合耐圧を低く
し、従って静電耐圧が高くなるようにしたものである。

（実施例） 本発明の第１の実施例による入力保護回路を第１図に示
す。第１図（ａ）は入力保護回路の平面図、第１図（ｂ
）は、その断面図である。ｐ型半導体基板１上にｎ　型
不純物領域２が形成され、このｎ　型不純物領域２に接
触して基板濃度より高濃度のｐ　型不純物領域３が形成
されている。

またｎ　型不純物領域２に相対してｎ　型不純物＋ 領域４が形成されている。そしてこれらのｎ　型不純物
領域２，４はそれぞれ金属配線層５を介して入力はＩＮ
および接地端ＧＮＤに接続されている。このときｐ　型
不純物領域３は２つのｎ　型不純物領域２，４の間に位
置し、またｐ＋型不純物領域３とｎ＋型不純物領域４と
は接触していない。

こうしてｐ　型不純物領域３およびｐ型半導体基板１と
ｎ　型不純物領域２はｐｎ接合で構成されたダイオード
を形成している。また２つのれ＋型不純物領域２，４の
間にｐ　型不純物領域３およびｐ型半導体基板１がはさ
まれた構造からなるＮＰＮトランジスタが形成されてい
る。

次に動作を説明する。いま入力端ＩＮに、接地レベルに
対して負の高電位が加わった場合、上記ダイオードを通
して接地端ＧＮＤから電流が流れる。また入力端ＩＮに
、接地レベルに対して正の高電位が加わった場合、上記
ダイオードのｐｎ接合はブレーク・ダウンを起こして接
地端ＧＮＤに電流が流れると共に、上記ＮＰＮトランジ
スタがオン状態となり、さらに過剰の電流がこのＮＰＮ
トランジスタを通して接地端ＧＮＤに流れる。こうして
入力端ＩＮに加わった高電位に対して、入力保護の機能
がはたされる。

ところで上記ダイオードのｐｎ接合がブレーク中ダウン
する場合、第１図（ｂ）に示されるＡ部分でブレーク−
ダウンが最も起き易い。これは、Ａ部分が互に高濃度の
ｎ　型不純物領域２とｐ＋型不純物領域３との接合部分
であり、そのため空乏層の拡がりも最も小さく、電界が
最も集中し易いからである。こうして入力端ＩＮに正の
高電位が印加されれた場合のブレーク・ダウンに耐圧は
低下し、従って静電耐圧が高くなるという効果が生れる
。

また４二記ダイオードのｐｎ接合のブレーク・ダウンす
る場所が常にｎ　型不純物領域２とｐ　型不純物領域３
との接合部分に特定でき、その際に発生するブレーク中
ダウン電流は上記ＮＰＮトランジスタにベース電流を供
給する働きをするために、この寄生ＮＰＮトランジスタ
は容易かつ安定的にオン状態になり、従って静電耐圧を
向上させることができる。こうして不純物濃度のバラツ
キに影響されることなく、静電破壊に対する保護機能を
安定して働かせることができる。

またこのブレーク中ダウンの場所の特定と共に、グラウ
ンド・コンタクトとなるｐ＋型不純物領域３が存在する
ため、発生したブレークダウン電流が迷走することもな
く、それ故ＣＭＯＳの場合におけるラッチφアップなど
を引き起こすこともない。

さらに、ｐ　型不純物領域３がない場合に懸念′された
、例えばｎ　型不純物領域２のコーナ一部における接合
破壊の問題や、例えば入力端ＩＮに接続している金属配
線層５とｎ　型不純物領域２とのコンタクト部において
、ブレーク中ダウンの際の発熱によりコンタクト部の金
属配線層５が溶融し、ひいては接合破壊が起きるといっ
た問題も解決される。

このように、本実施例によればｎ＋型不純物領域２に接
触してｐ　型不純物領域３を設けることにより、正の高
電位の入力に対して接合耐圧を低下させ、安定したブレ
ーク・ダウンを起こさせることによって、静電破壊に対
する耐圧を大きく向上させることができる。

なお１−記第１の実施例においては、接地ベースＧＮＤ
に接続されたｎ　型不純物領域４を設けて、寄生ＮＰＮ
トランジスタを形成したが、このｎ＋型不純物領域４は
設けなくともよい。その場合、入力保護回路の機能は主
要にｐ　型不純物領域３とｎ　型不純物領域２とからな
るｐｎ接合で構成されたダイオードによって果される。

また上記第１の実施例においては、ｐ　型不純物領域３
は２つのｎ　型不純物領域２．４の間に位置しているが
、ｐ　型不純物領域３の場所はそこに限定される必要は
ない。ただし２つのｎ１Ｍ不純物領域２，４の間に位置
している場合は、ブレーク・ダウンの際、ブレーク中ダ
ウン電流が寄生ＮＰＮ　トランジスタを容易にオン状態
にするように働くことが期待できる。

さらにまた上記第１の実施例においては、ｐ＋型不純物
領域３とｎ　型不純物領域４とは接触していないが、こ
の２つの領域は接触してもよい。

この変形例による入力保護回路を第２図に示す。

第２図（ａ）は入力保護回路の平面図、第２図（ｂ）は
その断面図である。上記第１の実施例と同様に、ｐ型半
導体基板１上に、入力端ＩＮと金属配線層５を介して接
続されたｎ　型不純物領域６、このｎ　型不純物領域６
と接触しているｐ＋型不純物領域７および接地ベースＧ
ＮＤと金属配線層５を介して接続されたｎ　型不純物領
域８が形成されている。ただし、上記第１の実施例と異
なる点は、ｐ＋型不純物領域７とｎ＋型不純物領域８と
が接触していることである。

次に本発明の第２の実施例による入力保護回路を第３図
に示す。第３図（ａ）は入力保護回路の平面図、第３図
（ｂ）はその断面図である。ｐ型半導体基板機１上に、
入力端ＩＮと金属配線層５を介して接続されたｎ＋型不
純物領域９が形成され、このｎ＋型不純物領域９に接触
して周囲を囲まれたｐ＋型不純物領域１０が形成され、
さらに接地端ＧＮＤに金属配線層５を介して接続された
ｎ＋型不純物領域１１がｎ＋型不純物領域９に相対して
形成されている。

本実施例によれば、ｐ＋型不純物領域１０がその周囲を
ｎ＋型不純物領域９によって完全に囲まれているため、
入力端ＩＮに正の高電位が印加された際に起きるブレー
ク・ダウンは、第１の実施例の場合よりも一層安定した
ものとなり、それだけ静電破壊に対する耐圧も安定した
ものとなる。

なお上記第２の実施例においては、接地端ＧＮＤに接続
されたｎ　型不純物領域１１を設けて、上記第１の実施
例と同様に寄生ＮＰＮ　トランジスタを形成したが、こ
のｎ　型不純物領域１１は設けなくともよい。

次に本発明の第３の実施例による入力保護回路を第４図
に示す。第４図（ａ）は入力保護回路の平面図、第４図
（ｂ）はその断面図である。ｐ型半導体基板１上に、入
出力端ｌＮ１０ＵＴに接続されたｎ　型不純物領域１２
が形成され、このｎ＋型不純物領域１２に接触してｐ　
型不純物領域１３が形成され、接地ベースＧＮＤに接続
されたｎ　型不純物領域１４がｎ　型不純物領域１２に
相対して形成され、さらにｎ＋型不純物領域１２に相対
してｎ　型不純物領域１５が形成されている。

そしてｐ　型不純物領域１３およびｐ型半導体基板１と
ｎ　型不純物領域１２とはダイオードを形成し、ｎ　型
不純物領域１２とｐ　型不純物領域１３とｎ　型不純物
領域１４とは寄生ＮＰＮ　トランジスタと形成している
。さらに相対する２つのｎ＋型不純物領域１５．１２は
それぞれＮチャンネルＭＯＳ　　ＦＥＴのソース、ドレ
インを形成している。すなわち本実施例は入力保護回路
と出力バッファのＮチャンネルＭＯＳ　　ＦＥＴを組み
合わせたものであり、入力保護回路のｎ　型不純物領域
１２が出力バッファのＮチャンネルＭＯＳＦＥＴのドレ
インと共通化され、ｎ　型不純物領域１２に接続された
入力端ＩＮは出力端ＯＵＴと共通化されて入出力端ｌＮ
１０ＵＴとなる。

本発明によれば、入力保護回路を出力バッファと共有化
し、出力機能をも備えることができると共に、入力モー
ドにおいては、上記第１の実施例と同様に静電耐圧を高
めることができる。

なお上記第３の実施例においては、接地ベースＧＮＤに
接続されたｎ　型不純物領域１４を設けて、上記第１お
よび第２の実施例と同様に寄生ＮＰＮ　トランジスタを
形成したが、このｎ　型不純物領域１４は設けなくとも
よい。

次に本発明による入力保護回路に製造方法について説明
する。第５図は本発明による入力保護回路に形成された
ダイオードのｐｎ接合についてｐ　型不純物領域側と不
純物濃度を変化させて測定したつｐｎ接合耐圧と静電耐
圧との関係を示すグラフである。このグラフに示される
ように、ｐ　型不純物領域の不純物濃度が高くなればｐ
ｎ接合耐圧すなわちブレーク・ダウン耐圧は低下し、そ
れに反比例して静電耐圧は上昇する。それ故、ｐ　型不
純物領域の不純物濃度を制御することにより、必要とす
る静電耐圧を得ることができる。

また、入力保護回路を含むＭＯＳ集積回路の製造におい
ては、例えばＰチャンネルＭＯ８ＦＥＴのソース、ドレ
イン領域を形成する工程があり、これらソース、ドレイ
ン領域の不純物濃度と本発明による入力保護囲路のｐ　
型不純物領域の不純物濃度が適合すれば工程を増加させ
ることなく入力保護回路を製造することができる。第６
図は工程を増加させることなく入力保護回路を製造する
方法を示す工程図である。

まずｐ型半導体基板１上にＮ型ウェル（Ｗｅｌｌ）１６
を形成し、フィールド酸化膜１７によりアクティブ領域
を分離形成し、ポリシリコン層の堆積および選択エツチ
ングにより所定の場所にゲート電極１８を形成する（第
６図（ａ））。

続いて所定の場所にレジスト１９を形成した後、Ｎ　イ
オ／・インプランテーシヨンを行ない、ＮチャンネルＭ
ＯＳ　　ＦＥＴのソース、ドレインとしてのｎｍ不純物
領域２０．２１を形成すると共に、同時に入力保護回路
におけるｎ　型不純物領域２２．２３を形成する（第６
図（ｂ））。

また所定の場所にレジスト１９を形成した後、Ｐ　イオ
７・プランテーションを行ない、ＰチャンネルＭＯＳ　
　ＦＥＴのソースＱドレインとしてのｐ　型不純物領域
２４．２５を形成すると共に、同時に入力保護回路にお
けるｐ　型不純物領域２６を形成する。このときｎ　型
不純物領域２２゜２３とｐ　型不純物領域２６との境界
には、２種のイオンがｍｅされて打ち込まれている（第
６図（Ｃ））。

次いでＡＩの堆積および選択エツチングによりＡ１配線
層２７を形成する。このＡ１配線層２７は、ｎ　型不純
物領域２２．２３をそれぞれ入力端ＩＮおよび接地レベ
ルＧＮＤに接続している。

こうしてＰチャンネルＮＯ８ＦＥＴ、ＮチャンネルＭＯ
８ＦＥＴおよび入力保護回路を形成する（第６図（ｄ）
）。第６図（ｅ）は、第６図（ｄ）に示された入力保護
回路の平面図である。

このように本発明による入力保護回路は、ＭＯ８集積回
路の例えばＣＭＯ３製造工程において、その工程を増や
すことなく製造すすることができる。

なお上記実施例ではｐ型半導体基板に形成された０ＭＯ
８における入力保護回路であったが、ＮＭＯＳでもＰＭ
Ｏ８でもよく、入力保護回路を形成する不純物領域の導
電型を逆にすればｎ型半導体基板に形成してもよい。

〔発明の効果〕

以上の通り本発明によれば、接合耐圧の低いｐｎ接合を
設け、安定したブレークψダウンを起こすことにより、
高電位の入力による静電破壊を防ぐ耐圧を高めることが
できる。

【図面の簡単な説明】

第１図は本発明の第１の実施例による入力保護回路を示
す平面図および断面図、第２図は第１の実施例の変形例
による入力保護回路の平面図および断面図、第３図は本
発明の第２の実施例による入力保護回路を示す平面図お
よび断面図、第４図は本発明の第３の実施例による入力
保護回路を示す平面図および断面図、第５図は本発明に
よる入力保護回路のｐｎ接合耐圧と静電耐圧との関係を
示すグラフ、第６図は本発明による入力保護回路の製造
方法を示す工程図、第７図は従来の入力保護回路を示す
回路図および断面図である。 １・・・半導体基板、２．４．６．８．　９．　１１゜
１２．１４．１５・・・ｎ　型不純物領域、３，７゜１
０．１３・・・ｐ＋型不純物領域、５・・・金属配線層
。 出願人代理人　　佐　　藤　　−雄 ＮＤ （ｂ） 第１図 （ａ） 第２図 第４図 静電耐圧 第５図 （ａ） スス （ｂ） 第７図 第６図

Claims (1)

1. 【特許請求の範囲】 １、第１導電型半導体基板上に形成され、入力端に接続
   された第２導電型高濃度不純物領域と、前記第１導電型
   半導体基板上に、前記第２導電型高濃度不純物領域に接
   触して形成された第１導電型高濃度不純物領域と を有することを特徴とする入力保護回路。 ２、特許請求の範囲第１項記載の回路において、 前記第１導電型高濃度不純物領域が前記第２導電型高濃
   度不純物領域に囲まれていることを特徴とする入力保護
   回路。 ３、特許請求の範囲第１項または第２項記載の回路にお
   いて、 前記第２導電型高濃度不純物領域が、出力用のＭＯＳト
   ランジスタのドレインと共通しており、前記入力端から
   信号を出力する出力機能をも有していることを特徴とす
   る入力保護回路。 ４、第１導電型半導体基板上に形成され、入力端に接続
   された第１の第２導電型高濃度不純物領域と、 前記第１導電型半導体基板上に、前記第１の第２導電型
   高濃度不純物領域に接触して形成された第１導電型高濃
   度不純物領域と、 前記第１導電型半導体基板上に、前記第１の第２導電型
   高濃度不純物領域に相対して形成され、基準電源に接続
   された第２の第２導電型高濃度不純物領域と を有することを特徴とする入力保護回路。 ５、特許請求の範囲第４項記載の回路において、 前記第１導電型高濃度不純物領域が前記第１の第２導電
   型高濃度不純物領域と前記第２の第２導電型高濃度不純
   物領域との間に位置していることを特徴とする入力保護
   回路。 ６、特許請求の範囲第４項記載の回路において、 前記第１導電型高濃度不純物領域が前記第１の第２導電
   型高濃度不純物領域に囲まれていることを特徴とする入
   力保護回路。 ７、特許請求の範囲第４項ないし第６項のいずれかに記
   載の回路において、 前記第１の第２導電型高濃度不純物領域が出力用のＭＯ
   Ｓトランジスタのドレインと共通しており、前記入力端
   から信号を出力する出力機能を有していることを特徴と
   する入力保護回路。