JPH02114560A - 半導体抵抗の製造方法 - Google Patents
半導体抵抗の製造方法Info
- Publication number
- JPH02114560A JPH02114560A JP63268591A JP26859188A JPH02114560A JP H02114560 A JPH02114560 A JP H02114560A JP 63268591 A JP63268591 A JP 63268591A JP 26859188 A JP26859188 A JP 26859188A JP H02114560 A JPH02114560 A JP H02114560A
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- Japan
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- resistor
- polycrystalline silicon
- manufacturing
- ion implantation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/201—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits
- H10D84/204—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors
- H10D84/209—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors of only resistors
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体中にイオン注入法又は拡散法により形成
される拡散抵抗の製造方法に関する。
される拡散抵抗の製造方法に関する。
第３図に従来の拡散抵抗の製造方法を示す。
第３図（ａ）は模式的平面図である。フィールド酸化膜
により分離された分離領域１内のＮ型領域２中にＰ空領
域３を形成し、Ｐ空領域３の両端部に高濃度のＰ＋領域
４を形成する。そしてＰ＋領域４中にコンタクト領域５
を形成してＰ型拡散抵抗を形成する。この時図中の６が
抵抗長となる。
により分離された分離領域１内のＮ型領域２中にＰ空領
域３を形成し、Ｐ空領域３の両端部に高濃度のＰ＋領域
４を形成する。そしてＰ＋領域４中にコンタクト領域５
を形成してＰ型拡散抵抗を形成する。この時図中の６が
抵抗長となる。
第３図（ａ）中のａ−ａ’断面の模式的工程断面図を第
３図（ｂ）〜、（ｄ）に示す。シリコンのＮ型領域１０
中にフィールド酸化膜１１の形成、酸化膜１２の形成を
行なった後、パターニングされたフォトレジスト１３を
マスクとしてホウ素のイオン注入を行ないＰ型頭域１４
（第３図（ａ）の３に対応）を形成する［第３図（ｂ）
］。次にフォトレジス）１３を除去してアルミニウム１
５を全面に堆積後、パターニングされたフォトレジスト
１６をマスクとしてウェットエツチングによりアルミニ
ウム１５のパターニングを行なう［第３図（Ｃ）］。
３図（ｂ）〜、（ｄ）に示す。シリコンのＮ型領域１０
中にフィールド酸化膜１１の形成、酸化膜１２の形成を
行なった後、パターニングされたフォトレジスト１３を
マスクとしてホウ素のイオン注入を行ないＰ型頭域１４
（第３図（ａ）の３に対応）を形成する［第３図（ｂ）
］。次にフォトレジス）１３を除去してアルミニウム１
５を全面に堆積後、パターニングされたフォトレジスト
１６をマスクとしてウェットエツチングによりアルミニ
ウム１５のパターニングを行なう［第３図（Ｃ）］。
次にフォトレジスト１６を除去後ホウ素の高濃度イオン
注入を行ないＰ＋領域１８（第３図（ａ）の４に対応）
を形成する。その後絶縁膜１９の堆積、コンタクト領域
の形成、電極２０の形成を行ない、Ｐ型拡散抵抗を形成
する［第３図（ｄ）〕。
注入を行ないＰ＋領域１８（第３図（ａ）の４に対応）
を形成する。その後絶縁膜１９の堆積、コンタクト領域
の形成、電極２０の形成を行ない、Ｐ型拡散抵抗を形成
する［第３図（ｄ）〕。
上述したＰ型拡散抵抗の形成において、Ｐ空領域１４は
ＮＰＮバイポーラトランジスタのベース領域と、Ｐ＋領
域１８はＮＰＮバイポーラトランジスタのグラフトベー
ス領域と同時に形成される方法が多く用いられる。この
ように形成されるベース拡散抵抗のＰ＋領域の形成には
ドーズ量５ＸＩＯ１５ｃｍ’程度のホウ素のイオン注入
が必要でありアルミニウム１５のマスクが必要となる。
ＮＰＮバイポーラトランジスタのベース領域と、Ｐ＋領
域１８はＮＰＮバイポーラトランジスタのグラフトベー
ス領域と同時に形成される方法が多く用いられる。この
ように形成されるベース拡散抵抗のＰ＋領域の形成には
ドーズ量５ＸＩＯ１５ｃｍ’程度のホウ素のイオン注入
が必要でありアルミニウム１５のマスクが必要となる。
アルミニウム１５のバターニングはエツチングによる損
傷を回避するためウェットエツチングにより行なう。そ
の結果アルミニウムのオーバーエツチングによりＰ＋領
域１８は拡がる傾向にあり、領域１７の分マスク設計値
に対するずれが生じる。
傷を回避するためウェットエツチングにより行なう。そ
の結果アルミニウムのオーバーエツチングによりＰ＋領
域１８は拡がる傾向にあり、領域１７の分マスク設計値
に対するずれが生じる。
抵抗長６は第３図（ａ）に示すようにＰ＋領域４−４′
間の距離により決まるので、領域１７のずれは抵抗長を
短かくして抵抗値を設計値に対して小さくする欠点があ
り、抵抗長が短かいほどその影響が大きくなる。
間の距離により決まるので、領域１７のずれは抵抗長を
短かくして抵抗値を設計値に対して小さくする欠点があ
り、抵抗長が短かいほどその影響が大きくなる。
本発明の半導体抵抗の製造方法は、第１導電型の半導体
上に第２導電型の領域を形成する工程と、抵抗体となる
べき領域を多結晶シリコン及びマスク材料で被覆し、前
記抵抗体両端部に第２導電型の高濃度領域をイオン注入
又は拡散により形成する工程とを有し二いる。
上に第２導電型の領域を形成する工程と、抵抗体となる
べき領域を多結晶シリコン及びマスク材料で被覆し、前
記抵抗体両端部に第２導電型の高濃度領域をイオン注入
又は拡散により形成する工程とを有し二いる。
第１図に本発明の一実施例を示す。
第１図（ａ）は拡散抵抗の模式的平面図である。
フィールド酸化膜により分離されたＮ型領域２中にＰ属
領域３が存在し、Ｐ属領域３の両端部近傍に多結晶シリ
コン７がＰ属領域３と交差するように設けられる。そし
て、多結晶シリコン７と一部が重なるようにＰ＋領域４
が設けられ、Ｐ＋領域４中にコンタクト領域５が存在す
る。
領域３が存在し、Ｐ属領域３の両端部近傍に多結晶シリ
コン７がＰ属領域３と交差するように設けられる。そし
て、多結晶シリコン７と一部が重なるようにＰ＋領域４
が設けられ、Ｐ＋領域４中にコンタクト領域５が存在す
る。
第１図（ｂ）〜（ｄ）は第１図（ａ）中のｂ−ｂ’断面
の模式的工程断面図である。ｐ（リン）濃度１０′６〜
１０１７ａｎ−’のＮ型頭域ｌＯ中にシリコン窒化膜を
用いた選択酸化法により約０．８μｍのフィールド酸化
膜１１を形成後、３０〜７０胴の酸化膜１２を熱酸化法
により形成する。次にバターニングしたフォトレジスト
をマスクとして加速電圧ｌＯ〜７０ＫＶ、ドーズ量Ｉ
Ｘ １０””〜Ｉ Ｘ １０ ”ｃｍ−３のホウ素のイ
オン注入を行ない、Ｐ空領域１４（第１図（ａ）の３に
対応）を形成する［第１図（ｂ）］。
の模式的工程断面図である。ｐ（リン）濃度１０′６〜
１０１７ａｎ−’のＮ型頭域ｌＯ中にシリコン窒化膜を
用いた選択酸化法により約０．８μｍのフィールド酸化
膜１１を形成後、３０〜７０胴の酸化膜１２を熱酸化法
により形成する。次にバターニングしたフォトレジスト
をマスクとして加速電圧ｌＯ〜７０ＫＶ、ドーズ量Ｉ
Ｘ １０””〜Ｉ Ｘ １０ ”ｃｍ−３のホウ素のイ
オン注入を行ない、Ｐ空領域１４（第１図（ａ）の３に
対応）を形成する［第１図（ｂ）］。
次にフォトレジストを除去後全面に約０．４〜０．５μ
ｍの多結晶シリコン２１を堆積する。そして、第１図（
ａ）の領域７以外の多結晶シリコンをドライエツチング
法により除去する。次に全面に約１．２μｍのアルミニ
ウム１５を堆積後バターニングしたフォトレジス）１６
をマスクとしたリン酸によるウェットエツチングにより
アルミニウム１５のバターニングを行なう［第１図（Ｃ
）］。次にフォトレジスト１６を除去後、加速電圧３０
〜５０ＫＶ、ドニズ量５ Ｘ １０ ”ｃｍ−”のホウ
素のイオン注入によりＰ＋領域１８（第１図（ａ）の４
に対応）を形成する。この時多結晶シリコン２１及びア
ルミニウム１５がイオン注入のマスクとなる。
ｍの多結晶シリコン２１を堆積する。そして、第１図（
ａ）の領域７以外の多結晶シリコンをドライエツチング
法により除去する。次に全面に約１．２μｍのアルミニ
ウム１５を堆積後バターニングしたフォトレジス）１６
をマスクとしたリン酸によるウェットエツチングにより
アルミニウム１５のバターニングを行なう［第１図（Ｃ
）］。次にフォトレジスト１６を除去後、加速電圧３０
〜５０ＫＶ、ドニズ量５ Ｘ １０ ”ｃｍ−”のホウ
素のイオン注入によりＰ＋領域１８（第１図（ａ）の４
に対応）を形成する。この時多結晶シリコン２１及びア
ルミニウム１５がイオン注入のマスクとなる。
次に約０．８μｍの絶縁膜１９を全面に形成後、コンタ
クト領域の開口を行ない例えばＰｔＳｉ／ＴｉＷ／Ａβ
構造から成る電極２０を形成する［第１図（ｄ）］。
クト領域の開口を行ない例えばＰｔＳｉ／ＴｉＷ／Ａβ
構造から成る電極２０を形成する［第１図（ｄ）］。
°第２図は本発明の実施例２の模式的平面図及び工程断
面図である。本実施例は前述の実施例と同じ工程を経て
形成されるＰ型拡散抵抗の製造方法であるが、多結晶シ
リコン２１及びアルミニウム１５のパターンがそれぞれ
１つである点が異なり、単純な構造で精度の良い拡散抵
抗が形成できる利点がある。抵抗長は多結晶シリコン２
１の長さで決定され、Ｐ＋領域１８形成のためのイオン
注入領域は多結晶シリコン２１とフィールド酸化膜１１
により規定される。
面図である。本実施例は前述の実施例と同じ工程を経て
形成されるＰ型拡散抵抗の製造方法であるが、多結晶シ
リコン２１及びアルミニウム１５のパターンがそれぞれ
１つである点が異なり、単純な構造で精度の良い拡散抵
抗が形成できる利点がある。抵抗長は多結晶シリコン２
１の長さで決定され、Ｐ＋領域１８形成のためのイオン
注入領域は多結晶シリコン２１とフィールド酸化膜１１
により規定される。
以上説明したように本発明は精度の高いエツチングが可
能な多結晶シリコンをマスクの一部に用いるイオン注入
又は拡散により抵抗体両端部に高濃度領域を形成するこ
とにより精度の高い半導体抵抗を形成することが可能で
ある。
能な多結晶シリコンをマスクの一部に用いるイオン注入
又は拡散により抵抗体両端部に高濃度領域を形成するこ
とにより精度の高い半導体抵抗を形成することが可能で
ある。
特にベース形成のイオン注入の後にゲート多結晶シリコ
ンを形成するプロセスを有するＢｉＣＭＯ８集積回路に
ベース拡散抵抗を混載する場合、ベースイオン注入によ
り抵抗体となる領域を形成し、０ＭＯ８）ランジスタの
ゲート酸化膜を絶縁膜に用い、多結晶シリコンに０ＭＯ
８）ランジスタのゲート多結晶シリコンを用い、グラフ
トベースイオン注入により高濃度領域を形成することに
より、特別な製造工程を追加することなく上記の効果が
得られる。又、多結晶シリコンのドライエツチングはフ
ォトレジスト及び多結晶シリコン下のゲート酸化膜に対
して実用的に十分な選択比が得られるため、エツチング
による損傷は回避できる。
ンを形成するプロセスを有するＢｉＣＭＯ８集積回路に
ベース拡散抵抗を混載する場合、ベースイオン注入によ
り抵抗体となる領域を形成し、０ＭＯ８）ランジスタの
ゲート酸化膜を絶縁膜に用い、多結晶シリコンに０ＭＯ
８）ランジスタのゲート多結晶シリコンを用い、グラフ
トベースイオン注入により高濃度領域を形成することに
より、特別な製造工程を追加することなく上記の効果が
得られる。又、多結晶シリコンのドライエツチングはフ
ォトレジスト及び多結晶シリコン下のゲート酸化膜に対
して実用的に十分な選択比が得られるため、エツチング
による損傷は回避できる。
式的平面図、第３図（ｂ）〜（ｄ）は従来の実施例の工
程断面図である。
程断面図である。
１・・・・・・分離領域、２，１０・・・・・・Ｎ型領
域、３゜１４・・・・・・Ｐ型領域、４，１８・・・・
・・Ｐ＋領域、５・・・・・・コンタクト領域、６・・
・・・・抵抗長、７，２１・・・・・・多結晶シリコン
、１１・・・・・・フィールド酸化膜、１２・・・・・
・酸化膜、１３．１６・・・・・・フォトレジスト、１
５・・・・・・アルミニウム、１．９・・・・・・絶縁
膜、２０・・・・・・電極。
域、３゜１４・・・・・・Ｐ型領域、４，１８・・・・
・・Ｐ＋領域、５・・・・・・コンタクト領域、６・・
・・・・抵抗長、７，２１・・・・・・多結晶シリコン
、１１・・・・・・フィールド酸化膜、１２・・・・・
・酸化膜、１３．１６・・・・・・フォトレジスト、１
５・・・・・・アルミニウム、１．９・・・・・・絶縁
膜、２０・・・・・・電極。
代理人 弁理士 内 原 晋
第１図（ａ）は本発明の一実施例の模式的平面図、第１
図（ｂ）〜（ｄ）は本発明の一実施例の工程断面図、第
２図（ａ）は本発明の他の実施例の模式的平面図、第２
図（ｂ）〜（ｄ）は本発明の他の実施例の工程断面図、
第３図（ａ）は従来の実施例の模第２ 図
図（ｂ）〜（ｄ）は本発明の一実施例の工程断面図、第
２図（ａ）は本発明の他の実施例の模式的平面図、第２
図（ｂ）〜（ｄ）は本発明の他の実施例の工程断面図、
第３図（ａ）は従来の実施例の模第２ 図
Claims (1)
- 第１導電型の半導体上にイオン注入法又は拡散法により
形成される第２導電型の領域を抵抗体とする半導体抵抗
の製造方法において、抵抗体となるべき領域を多結晶シ
リコン及びマスク材料で被覆し、前記抵抗体両端部に第
２導電型の高濃度領域をイオン注入又は拡散により形成
する工程を具備することを特徴とする半導体抵抗の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63268591A JPH02114560A (ja) | 1988-10-24 | 1988-10-24 | 半導体抵抗の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63268591A JPH02114560A (ja) | 1988-10-24 | 1988-10-24 | 半導体抵抗の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02114560A true JPH02114560A (ja) | 1990-04-26 |
Family
ID=17460661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63268591A Pending JPH02114560A (ja) | 1988-10-24 | 1988-10-24 | 半導体抵抗の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02114560A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5302549A (en) * | 1990-02-20 | 1994-04-12 | Sgs-Thompson Microelectronics S.R.L. | Metal-semiconductor ohmic contact forming process |
-
1988
- 1988-10-24 JP JP63268591A patent/JPH02114560A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5302549A (en) * | 1990-02-20 | 1994-04-12 | Sgs-Thompson Microelectronics S.R.L. | Metal-semiconductor ohmic contact forming process |
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