JPH02114883A - ホールモータの駆動制御回路 - Google Patents
ホールモータの駆動制御回路Info
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- JPH02114883A JPH02114883A JP63267502A JP26750288A JPH02114883A JP H02114883 A JPH02114883 A JP H02114883A JP 63267502 A JP63267502 A JP 63267502A JP 26750288 A JP26750288 A JP 26750288A JP H02114883 A JPH02114883 A JP H02114883A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明はホール素子の出力に基づいて駆動制御される
ホールモータの駆動制御回路に関する。
ホールモータの駆動制御回路に関する。
（従来の技術）
第５図は３相の巻線を有するホールモータを駆動する従
来の駆動制御回路の構成を示す。図においてＩＩ、 １
２．１３はそれぞれホール素子てあり、これらポール素
ｒ−１ｆ １２．１．３には電源装置１４から一定の電
源電圧か供給されている。上記各ホール索ＴＲＩ、 １
２．１３の出力はバッファ増幅器１５．１０．１７で増
幅される。上記ノ＼ツファ増幅器１５． Ｉ［ｉの削出
力、バッファ増幅器１６．１７の削出力及びバッファ増
幅器１７．１５の削出力は減算回路１８．１９．２０に
供給され、ここでそれぞれの出力の差が合成される。
来の駆動制御回路の構成を示す。図においてＩＩ、 １
２．１３はそれぞれホール素子てあり、これらポール素
ｒ−１ｆ １２．１．３には電源装置１４から一定の電
源電圧か供給されている。上記各ホール索ＴＲＩ、 １
２．１３の出力はバッファ増幅器１５．１０．１７で増
幅される。上記ノ＼ツファ増幅器１５． Ｉ［ｉの削出
力、バッファ増幅器１６．１７の削出力及びバッファ増
幅器１７．１５の削出力は減算回路１８．１９．２０に
供給され、ここでそれぞれの出力の差が合成される。
上記減算回路１８．１９．２０の出力■。、Ｖ８．ＶＣ
は増幅器２１．２２．２３で増幅され、ベースが共通に
接続されたそれぞれ２個のトランジスタからなる出力回
路２４．２５．２Ｇに供給される。これら出力回路２４
．２５．２６では、上記増幅器２＋、 ２２．２３の出
力に応じていずれか２つの出力回路内のトランジスタが
導通し、これによりホールモータの３相の巻線２７．２
８．２９のいずれか２つを介して電流が流れ、ホールモ
ータは所定方向に回転駆動される。ここで、ホールモー
タの回転に伴いホール素子ＩＩ、 １２゜１３で信号が
検出されるため、ホールモータの回転速度が常時、一定
値となるように制御される。
は増幅器２１．２２．２３で増幅され、ベースが共通に
接続されたそれぞれ２個のトランジスタからなる出力回
路２４．２５．２Ｇに供給される。これら出力回路２４
．２５．２６では、上記増幅器２＋、 ２２．２３の出
力に応じていずれか２つの出力回路内のトランジスタが
導通し、これによりホールモータの３相の巻線２７．２
８．２９のいずれか２つを介して電流が流れ、ホールモ
ータは所定方向に回転駆動される。ここで、ホールモー
タの回転に伴いホール素子ＩＩ、 １２゜１３で信号が
検出されるため、ホールモータの回転速度が常時、一定
値となるように制御される。
ところで、通常、上記ホール素子ＩＩ、 １２． １３
の各出力には高次の高調波成分が含まれている。第６図
の（Ａ）は、基本波（こ対して３次の高調波成分か１５
％、５次の高調波成分が３％それぞれ含まれている場合
の各ホール素子１１．１２．１３の出力波形図である。
の各出力には高次の高調波成分が含まれている。第６図
の（Ａ）は、基本波（こ対して３次の高調波成分か１５
％、５次の高調波成分が３％それぞれ含まれている場合
の各ホール素子１１．１２．１３の出力波形図である。
図示のように３相ホールモータにおける各ホール素子出
力は基本的には１２０度すれた略１Ｆ弦波となっている
。第６図の（Ｂ）は第６図（Ａ）のホール素子出力の差
を合成する減算回路１８．１９．２０の各出力Ｖ Ａ
、 Ｖ ｎ 、 Ｖ Ｃの波形図である。
力は基本的には１２０度すれた略１Ｆ弦波となっている
。第６図の（Ｂ）は第６図（Ａ）のホール素子出力の差
を合成する減算回路１８．１９．２０の各出力Ｖ Ａ
、 Ｖ ｎ 、 Ｖ Ｃの波形図である。
従来回路では各ポール素子ＩＩ、 １２．１３に一定の
電源電圧か供給されており、かつ各バッファ増幅器１５
．１６．１７それぞれの利得か一定にされているため、
各減算回路＋８．１９．２０の出力ＶＡ 、 Ｖｎ 。
電源電圧か供給されており、かつ各バッファ増幅器１５
．１６．１７それぞれの利得か一定にされているため、
各減算回路＋８．１９．２０の出力ＶＡ 、 Ｖｎ 。
ＶＣの振幅はホール素子出力の振幅に比例する。
このため、ホール素子の出力振幅のばらつきや出力オフ
セットのばらつきにより、各減算回路１８゜１９、２０
の出力振幅に差か生じてしまう。例えば、第７図の（Ａ
）はホール素子の出力振幅が第６図の（Ａ）の場合の］
／２のときの波形図であり、第７図の（Ｂ）はこのとき
の各減算回路の出力波形図である。このとき、各減算回
路の出力振幅は第６図の（Ｂ）の場合の１／２に減少す
る。
セットのばらつきにより、各減算回路１８゜１９、２０
の出力振幅に差か生じてしまう。例えば、第７図の（Ａ
）はホール素子の出力振幅が第６図の（Ａ）の場合の］
／２のときの波形図であり、第７図の（Ｂ）はこのとき
の各減算回路の出力波形図である。このとき、各減算回
路の出力振幅は第６図の（Ｂ）の場合の１／２に減少す
る。
また、第８図の（Ａ）はポール素子の出力振幅に±２０
％のばらつきが発生しているときの波形図であり、第８
図の（Ｂ）はこのときの各減算回路の出力波形図である
。この場合にも各減算回路の出力振幅に差が生じる。さ
らに、第９図の（Ａ）はホール素子の出力振幅に±２０
％のオフセット電圧が発生しているときの波形図であり
、第９図の（Ｂ）はこのときの各減算回路の出力波形図
である。この場合にも各減算回路の出力振幅に差が生じ
る。このように各減算回路の出力振幅に差が生じると、
モータにリップルが発生したりワウフラッフか増大する
という問題がある。
％のばらつきが発生しているときの波形図であり、第８
図の（Ｂ）はこのときの各減算回路の出力波形図である
。この場合にも各減算回路の出力振幅に差が生じる。さ
らに、第９図の（Ａ）はホール素子の出力振幅に±２０
％のオフセット電圧が発生しているときの波形図であり
、第９図の（Ｂ）はこのときの各減算回路の出力波形図
である。この場合にも各減算回路の出力振幅に差が生じ
る。このように各減算回路の出力振幅に差が生じると、
モータにリップルが発生したりワウフラッフか増大する
という問題がある。
（発明か解決しようとする課題）
このように従来の駆動制御回路では、ホール素子の出力
振幅又はオフセットにばらつきが存在していると、モー
タにリップルが発生したりワウフラッフが増大するとい
う欠点がある。
振幅又はオフセットにばらつきが存在していると、モー
タにリップルが発生したりワウフラッフが増大するとい
う欠点がある。
この発明は上記のような事情を考慮してなされたちので
あり、その目的は、ホール素子出力のばらつきゃオフセ
ットに無関係に一定振幅の制御出力を得ることができ、
もってリップル及びワウフラッフの低減化を図ることが
できるホールモータの駆動制御回路を提供することにあ
る。
あり、その目的は、ホール素子出力のばらつきゃオフセ
ットに無関係に一定振幅の制御出力を得ることができ、
もってリップル及びワウフラッフの低減化を図ることが
できるホールモータの駆動制御回路を提供することにあ
る。
［発明の構成］
（課題を解決するための手段）
この発明のホールモータの駆動制御回路は、複数個のホ
ール素子と、上記複数個の各ホール素子の出力信号を増
幅する複数個のバッファ増幅器と、上記複数個のバッフ
ァ増幅器の出力信号の差を合成する複数個の減算回路と
、上記複数個の減算回路の各出力の絶対値を加算する絶
対値加算回路と、上記絶対値加算回路の出力と基準信号
とを比較する誤差増幅器と、上記複数個の減算回路の各
出力に是づいてホールモータの各相を駆動する駆動回路
とを具備し、上記複数個の各バッファ増幅器は上記誤差
増幅器の出力に基づいて利得が調整されるように構成し
たことを特徴とする。
ール素子と、上記複数個の各ホール素子の出力信号を増
幅する複数個のバッファ増幅器と、上記複数個のバッフ
ァ増幅器の出力信号の差を合成する複数個の減算回路と
、上記複数個の減算回路の各出力の絶対値を加算する絶
対値加算回路と、上記絶対値加算回路の出力と基準信号
とを比較する誤差増幅器と、上記複数個の減算回路の各
出力に是づいてホールモータの各相を駆動する駆動回路
とを具備し、上記複数個の各バッファ増幅器は上記誤差
増幅器の出力に基づいて利得が調整されるように構成し
たことを特徴とする。
さらにこの発明のホールモータの駆動制御回路は、複数
個のホール素子と、上記複数個の各ホル素子の出力信号
を増幅する複数個のバッファ増幅器と、上記複数個のバ
ッファ増幅器の出力信号の差を合成する複数個の減算回
路と、上記複数個の減算回路の各出力の絶対値を加算す
る絶対値加算回路と、上記絶対値加算回路の出力と基準
信号とを比較する誤差増幅器と、上記複数個の減算回路
の各出力に基づいてホールモータの各ｉ１１を駆動する
駆動回路と、上記誤差増幅器の出力に基づいて上記複数
個の各ホール素子の出力値を制御する制御手段とを具備
したことを特徴とする。
個のホール素子と、上記複数個の各ホル素子の出力信号
を増幅する複数個のバッファ増幅器と、上記複数個のバ
ッファ増幅器の出力信号の差を合成する複数個の減算回
路と、上記複数個の減算回路の各出力の絶対値を加算す
る絶対値加算回路と、上記絶対値加算回路の出力と基準
信号とを比較する誤差増幅器と、上記複数個の減算回路
の各出力に基づいてホールモータの各ｉ１１を駆動する
駆動回路と、上記誤差増幅器の出力に基づいて上記複数
個の各ホール素子の出力値を制御する制御手段とを具備
したことを特徴とする。
（作用）
この発明によれば、複数個の減算回路の各出力の絶対値
が絶対値加算回路で加算され、誤差増幅器でこの絶対値
加算回路の出力が基準信号と比較される。さらに、この
誤差増幅器の出力に基づいて複数個の各バッファ増幅器
の利得が調整され、減算回路の各出力振幅が等しくなる
ように制御される。また、誤差増幅器の出力で各バッフ
ァ増幅器の利得を調整する代わりに、ホール素子の出力
値を制御することによって減算回路の各出力振幅が等し
くなるように制御される。
が絶対値加算回路で加算され、誤差増幅器でこの絶対値
加算回路の出力が基準信号と比較される。さらに、この
誤差増幅器の出力に基づいて複数個の各バッファ増幅器
の利得が調整され、減算回路の各出力振幅が等しくなる
ように制御される。また、誤差増幅器の出力で各バッフ
ァ増幅器の利得を調整する代わりに、ホール素子の出力
値を制御することによって減算回路の各出力振幅が等し
くなるように制御される。
（実施例）
以下、図面を参照してこの発明を実施例により説明する
。
。
第１図はこの発明の駆動制御回路を、従来回路の場合と
同様に３相の巻線を有するホールモータを駆動するもの
に実施した場合の回路図である。
同様に３相の巻線を有するホールモータを駆動するもの
に実施した場合の回路図である。
図において１．１．１２．１３はそれぞれホール素子、
＋４はこれらホール素子１１．１．２．１３に一定の電
源’ｒＪ５．圧を供給する電源装置、＋５’ 、 Ｉ［
ｉ’ 、 １７’ はそれぞれ上記ホール素子ＩＩ、
１２．１３からの出力を増幅する利得が調整可能なバッ
ファ増幅器、１８．１９．２０は上記各２つのバッファ
増幅器１５′ とＩ（ｉ’ ＩＱ’と１７′及び１７
′ と１５′ それぞれの出力の差を合成する減算回路
、２１．２２．２３はこれら減算回路１８゜１．９．２
０の出力ＶＡ 、”Ｂ ＋ ”Ｃを増幅する増幅器、２
４ ２５、２Ｇはそれぞれベースが共通に接続された２
個のトランジスタリスタからなる出力回路、２７゜２．
８．２９はこれら各出力回路２４．２５．２８の出力に
よって駆動されるホールモータの３相の巻線である。
＋４はこれらホール素子１１．１．２．１３に一定の電
源’ｒＪ５．圧を供給する電源装置、＋５’ 、 Ｉ［
ｉ’ 、 １７’ はそれぞれ上記ホール素子ＩＩ、
１２．１３からの出力を増幅する利得が調整可能なバッ
ファ増幅器、１８．１９．２０は上記各２つのバッファ
増幅器１５′ とＩ（ｉ’ ＩＱ’と１７′及び１７
′ と１５′ それぞれの出力の差を合成する減算回路
、２１．２２．２３はこれら減算回路１８゜１．９．２
０の出力ＶＡ 、”Ｂ ＋ ”Ｃを増幅する増幅器、２
４ ２５、２Ｇはそれぞれベースが共通に接続された２
個のトランジスタリスタからなる出力回路、２７゜２．
８．２９はこれら各出力回路２４．２５．２８の出力に
よって駆動されるホールモータの３相の巻線である。
そして、この実施例回路では上記減算回路］８゜１９、
２０で得られた出力ｖＡ、ｖＢ、Ｖｏが、それぞれの絶
対値の加算を行なう絶対値加算回路３０に供給される。
２０で得られた出力ｖＡ、ｖＢ、Ｖｏが、それぞれの絶
対値の加算を行なう絶対値加算回路３０に供給される。
この絶対値加算回路３０の加算出力ＶＤは誤差増幅器３
１に供給される。この誤差増幅器３１は上記加算出力■
。と基準信号Ｖｓとの誤差に相当する信号を出力する。
１に供給される。この誤差増幅器３１は上記加算出力■
。と基準信号Ｖｓとの誤差に相当する信号を出力する。
そして、この誤差出力は上記バッファ増幅器１５’ 、
１Ｇ’ 、 ＋７’の各利得調整端子に並列に供給さ
れ、それぞれの利得が調整される。
１Ｇ’ 、 ＋７’の各利得調整端子に並列に供給さ
れ、それぞれの利得が調整される。
次に上記のような構成でなる回路の作用を説明する。い
ま、第２図の（Ａ）に示すように各ホル素了用１．１２
．１３の出力に振幅差か存在せずかつオフセットのばら
つきも存在しない場合、絶対値加算回路３０の加算出力
Ｖ、ｌは第２図の（Ｂ）に示すようにほぼ一定値になる
。第２図の（Ｃ）は誤差増幅器３１によりバッフ・？増
幅器＋５’ 、 ＩＧ’１７′の利得制御を行なわず、
それぞれ一定の利得で各ホール素子ｉｆ、 １．２．１
．３の出力を増幅した場合に各減算回路１ｇ、 １９．
２０−＋’Ｆ得られる出力ＶＡ。
ま、第２図の（Ａ）に示すように各ホル素了用１．１２
．１３の出力に振幅差か存在せずかつオフセットのばら
つきも存在しない場合、絶対値加算回路３０の加算出力
Ｖ、ｌは第２図の（Ｂ）に示すようにほぼ一定値になる
。第２図の（Ｃ）は誤差増幅器３１によりバッフ・？増
幅器＋５’ 、 ＩＧ’１７′の利得制御を行なわず、
それぞれ一定の利得で各ホール素子ｉｆ、 １．２．１
．３の出力を増幅した場合に各減算回路１ｇ、 １９．
２０−＋’Ｆ得られる出力ＶＡ。
ＶＢ、ＶＣを示したものてａ”ラリ、さらに第２図の（
Ｄ）は誤差増幅器３１の出力に基づいてバッファ増幅器
１５’ 、 ｌ［ｉ’ 、 １７’ の利１ｂ制御を行
なった場合に各減算回路１．８．１９．２０で得１ｚれ
る出力■Ａ。
Ｄ）は誤差増幅器３１の出力に基づいてバッファ増幅器
１５’ 、 ｌ［ｉ’ 、 １７’ の利１ｂ制御を行
なった場合に各減算回路１．８．１９．２０で得１ｚれ
る出力■Ａ。
ＶＢ、ｖｃを示したものである。
いま、基準信号Ｖ８が第２図の（ワ）に示すような値に
設定されているとする。こ、°・１．（準信号■８に比
べて絶対値加算回路３０からのＩ＋１１算出力ＶＤの値
が大きいとき、各バッファ増幅器１５′１６’ 、 １
７’の利得は誤差増幅器３１からの誤差出力の値に比例
してより小さくなるｈ向に調整さ４°る。
設定されているとする。こ、°・１．（準信号■８に比
べて絶対値加算回路３０からのＩ＋１１算出力ＶＤの値
が大きいとき、各バッファ増幅器１５′１６’ 、 １
７’の利得は誤差増幅器３１からの誤差出力の値に比例
してより小さくなるｈ向に調整さ４°る。
これとは逆に基桑信号Ｖ８に比べて絶’ｔＪ値加算１・
１路３０からの加算出力Ｖ ｌ）の値が小さなときには
、各バッファ増幅器１５’ 、 １Ｂ’ 、 １７’の
利得は誤差増幅器３１からの誤差出力の値に比例してよ
り大きくなる方向に調整される。この結果、各減算回路
＋８．１９．２０テ得られる出力ｖＡ、ＶＢ、ｖｃは第
２図の（Ｄ）に示すように一様の振幅を持つ台形状の信
号として出力される。
１路３０からの加算出力Ｖ ｌ）の値が小さなときには
、各バッファ増幅器１５’ 、 １Ｂ’ 、 １７’の
利得は誤差増幅器３１からの誤差出力の値に比例してよ
り大きくなる方向に調整される。この結果、各減算回路
＋８．１９．２０テ得られる出力ｖＡ、ＶＢ、ｖｃは第
２図の（Ｄ）に示すように一様の振幅を持つ台形状の信
号として出力される。
第３図の（Ａ）は±５０％の振幅差が存在している場合
の各ホール素子１１．１２．１３の出力波形を示すもの
であり、第３図の（Ｂ）はこのときの絶対値加算回路３
０の加算出力ＶＤの波形を示す。さらに、第３図の（Ｃ
）は誤差増幅器３１によりバッファ増幅器１５’ 、
１［１’ 、 １７’の利得制御を行なわず、それぞれ
一定の利得で各ホール素子１１．１２゜１３の出力を増
幅した場合に各減算回路１Ｂ、 １９．２０で得られる
出力ＶＡ、Ｖ＋３．ＶＣを示したものであり、第３図の
（Ｄ）は誤差増幅器３１の出力に基づいてバッファ増幅
器１５’ 、 １［ｉ’ 、 ＋７’の利得制御を行な
った場合に各減算回路１８．１９．２０で得られる出力
ＶＡ、ＶＢ、ＶＣを示したものである。
の各ホール素子１１．１２．１３の出力波形を示すもの
であり、第３図の（Ｂ）はこのときの絶対値加算回路３
０の加算出力ＶＤの波形を示す。さらに、第３図の（Ｃ
）は誤差増幅器３１によりバッファ増幅器１５’ 、
１［１’ 、 １７’の利得制御を行なわず、それぞれ
一定の利得で各ホール素子１１．１２゜１３の出力を増
幅した場合に各減算回路１Ｂ、 １９．２０で得られる
出力ＶＡ、Ｖ＋３．ＶＣを示したものであり、第３図の
（Ｄ）は誤差増幅器３１の出力に基づいてバッファ増幅
器１５’ 、 １［ｉ’ 、 ＋７’の利得制御を行な
った場合に各減算回路１８．１９．２０で得られる出力
ＶＡ、ＶＢ、ＶＣを示したものである。
第３図の（Ｄ）に示すように、この場合にも６減算回路
＋８．１９．２０テ得られる出力ＶＡ、ｖｌ］■ｃは一
様の振幅を持つ台形状の信号として出力される。
＋８．１９．２０テ得られる出力ＶＡ、ｖｌ］■ｃは一
様の振幅を持つ台形状の信号として出力される。
なお、ホール素子出力波形か前記第６図、第７図、第８
図及び第９図の（Ａ）のような場合に、上記実施例回路
の各減算回路＋８．１９．２０で得られる出力ＶＡ、Ｖ
８．ＶＣを示したものが第６図、第７図、第８図及び第
９図の（Ｃ）の波形である。
図及び第９図の（Ａ）のような場合に、上記実施例回路
の各減算回路＋８．１９．２０で得られる出力ＶＡ、Ｖ
８．ＶＣを示したものが第６図、第７図、第８図及び第
９図の（Ｃ）の波形である。
このように上記実施例回路によれば、ホール素子出力に
差が生じたりオフセットにばらつきが生じていても、各
減算回路１８．１９ ２０の出力振幅が一様となるよう
にように制御される。従って、上記実施例によればホー
ル素子の出力振幅又はオフセットのばらつきに基づくリ
ップルの発生やワウフラッタの増大を防止することがで
きる。
差が生じたりオフセットにばらつきが生じていても、各
減算回路１８．１９ ２０の出力振幅が一様となるよう
にように制御される。従って、上記実施例によればホー
ル素子の出力振幅又はオフセットのばらつきに基づくリ
ップルの発生やワウフラッタの増大を防止することがで
きる。
第４図はこの発明の他の実施例を示す回路図である。こ
の実施例回路が上記第１図のものと異なる点は、各ホー
ル素子１１．１２． １３に電源電圧を１３を給する電
源装置として出力電圧値か調整可能な電源装置１４′を
設け、誤差増幅器３１の誤差出力でこの電源装置１４′
の出力電圧値を、Ｍ！ｉするように構成したものである
。この場合、基準信号ＶＳに比べて絶対値加算回路３０
からの加算出力ＶＤの値が大きいとき、電源電圧はより
小さくなる方向に調整され、これよって各ホール素子の
出力は小さくなる方向に制御される。これとは逆に基準
信号Ｖｓに比べて絶対値加算回路３０からの加算出力Ｖ
Ｄの値が小さなとき、電源電圧はより大きくなる方向に
調整され、これよって各ホール素子の出力は大きくなる
方向に制御される。
の実施例回路が上記第１図のものと異なる点は、各ホー
ル素子１１．１２． １３に電源電圧を１３を給する電
源装置として出力電圧値か調整可能な電源装置１４′を
設け、誤差増幅器３１の誤差出力でこの電源装置１４′
の出力電圧値を、Ｍ！ｉするように構成したものである
。この場合、基準信号ＶＳに比べて絶対値加算回路３０
からの加算出力ＶＤの値が大きいとき、電源電圧はより
小さくなる方向に調整され、これよって各ホール素子の
出力は小さくなる方向に制御される。これとは逆に基準
信号Ｖｓに比べて絶対値加算回路３０からの加算出力Ｖ
Ｄの値が小さなとき、電源電圧はより大きくなる方向に
調整され、これよって各ホール素子の出力は大きくなる
方向に制御される。
［発明の効果］
以上説明したようにこの発明によれば、ホール素子出力
のばらつきやオフセットに無関係に一定振幅の制御出力
を得ることができ、もってリップル及びワウフラッタの
低減化を図ることができるホールモータの駆動制御回路
を提供することができる。
のばらつきやオフセットに無関係に一定振幅の制御出力
を得ることができ、もってリップル及びワウフラッタの
低減化を図ることができるホールモータの駆動制御回路
を提供することができる。
第１図はこの発明の一実施例の構成を示す回路図、第２
図及び第３図はそれぞれ上記実施例を説明するために使
用される波形図、第４図はこの発明の他の実施例の構成
を示す回路図、第５図は従来の回路図、第６図ないし第
９図はそれぞれ上記従来回路及び上記実施例回路を説明
するために使用される波形図である。 １１、１２．１３・・・ホール素子、１４．１４’・・
・電源装置、１５、１５’ 、 １６．１６’ 、 １
７． 、１７’・・・バッファ増幅器、１８．１９．２
０・・・減算回路、２１．２２．２３・・・増幅器、２
４、２５．２６・・・出力回路、２７．２８．２９・・
・巻線、３０・・・絶対値加算回路、３１・・・誤差増
幅器。
図及び第３図はそれぞれ上記実施例を説明するために使
用される波形図、第４図はこの発明の他の実施例の構成
を示す回路図、第５図は従来の回路図、第６図ないし第
９図はそれぞれ上記従来回路及び上記実施例回路を説明
するために使用される波形図である。 １１、１２．１３・・・ホール素子、１４．１４’・・
・電源装置、１５、１５’ 、 １６．１６’ 、 １
７． 、１７’・・・バッファ増幅器、１８．１９．２
０・・・減算回路、２１．２２．２３・・・増幅器、２
４、２５．２６・・・出力回路、２７．２８．２９・・
・巻線、３０・・・絶対値加算回路、３１・・・誤差増
幅器。
Claims (2)
- （１）複数個のホール素子と、 上記複数個の各ホール素子の出力信号を増幅する複数個
のバッファ増幅器と、 上記複数個のバッファ増幅器の出力信号の差を合成する
複数個の減算回路と、 上記複数個の減算回路の各出力の絶対値を加算する絶対
値加算回路と、 上記絶対値加算回路の出力と基準信号とを比較する誤差
増幅器と、 上記複数個の減算回路の各出力に基づいてホールモータ
の各相を駆動する駆動回路とを具備し、上記複数個の各
バッファ増幅器は上記誤差増幅器の出力に基づいて利得
が調整されるように構成したことを特徴とするホールモ
ータの駆動制御回路。 - （２）複数個のホール素子と、 上記複数個の各ホール素子の出力信号を増幅する複数個
のバッファ増幅器と、 上記複数個のバッファ増幅器の出力信号の差を合成する
複数個の減算回路と、 上記複数個の減算回路の各出力の絶対値を加算する絶対
値加算回路と、 上記絶対値加算回路の出力と基準信号とを比較する誤差
増幅器と、 上記複数個の減算回路の各出力に基づいてホールモータ
の各相を駆動する駆動回路と、 上記誤差増幅器の出力に基づいて上記複数個の各ホール
素子の出力値を制御する制御手段とを具備したことを特
徴とするホールモータの駆動制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63267502A JPH02114883A (ja) | 1988-10-24 | 1988-10-24 | ホールモータの駆動制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63267502A JPH02114883A (ja) | 1988-10-24 | 1988-10-24 | ホールモータの駆動制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02114883A true JPH02114883A (ja) | 1990-04-26 |
Family
ID=17445740
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63267502A Pending JPH02114883A (ja) | 1988-10-24 | 1988-10-24 | ホールモータの駆動制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02114883A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0438189A (ja) * | 1990-05-31 | 1992-02-07 | Nagano Nippon Densan Kk | Ｄｃブラシレスモータのロータ検出装置 |
| CN1067189C (zh) * | 1996-07-31 | 2001-06-13 | 日本胜利株式会社 | 用于驱动无刷电机的电动机驱动系统 |
-
1988
- 1988-10-24 JP JP63267502A patent/JPH02114883A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0438189A (ja) * | 1990-05-31 | 1992-02-07 | Nagano Nippon Densan Kk | Ｄｃブラシレスモータのロータ検出装置 |
| CN1067189C (zh) * | 1996-07-31 | 2001-06-13 | 日本胜利株式会社 | 用于驱动无刷电机的电动机驱动系统 |
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