JPH02116153A - Ｌｓｉパッケージ - Google Patents
ＬｓｉパッケージInfo
- Publication number
- JPH02116153A JPH02116153A JP63270023A JP27002388A JPH02116153A JP H02116153 A JPH02116153 A JP H02116153A JP 63270023 A JP63270023 A JP 63270023A JP 27002388 A JP27002388 A JP 27002388A JP H02116153 A JPH02116153 A JP H02116153A
- Authority
- JP
- Japan
- Prior art keywords
- gate array
- array integrated
- integrated circuit
- lsi package
- package
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
- H05K2201/10621—Components characterised by their electrical contacts
- H05K2201/10689—Leaded Integrated Circuit [IC] package, e.g. dual-in-line [DIL]
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はゲートアレイ集積回路用のＬＳＩパッケージに
関し、特にゲートアレイ集積回路を２個同時に実装して
、ＬＳＩのプリント基板上で実装効率を上げるＬＳＩパ
ッケージに関する。
関し、特にゲートアレイ集積回路を２個同時に実装して
、ＬＳＩのプリント基板上で実装効率を上げるＬＳＩパ
ッケージに関する。
［従来の技術］
近年、集積回路の集積度が向上してきており、例えばゲ
ートアレイ集積回路を考えると、ＩＬＳ■で敵方ゲート
の論理を実現することも可能となってきている。第２図
にゲートアレイ集積回路の基本図を示す。図中、１１は
ゲートアレイ集積回路チップであり、１２は複数のトラ
ンジスタにより構成される基本セルをアレイ状に配置し
た基本セルアレイであり、１３は入出力用の回路を構成
する人出力部である。ゲートアレイ集積回路は、配線工
程を残したまま、ウェハ上に第２図の様なチップを複数
配置しておき、所定の回路の実現は配線工程のみで行う
。ＣＡＤの普及により、配線の自動化も可能となる。
ートアレイ集積回路を考えると、ＩＬＳ■で敵方ゲート
の論理を実現することも可能となってきている。第２図
にゲートアレイ集積回路の基本図を示す。図中、１１は
ゲートアレイ集積回路チップであり、１２は複数のトラ
ンジスタにより構成される基本セルをアレイ状に配置し
た基本セルアレイであり、１３は入出力用の回路を構成
する人出力部である。ゲートアレイ集積回路は、配線工
程を残したまま、ウェハ上に第２図の様なチップを複数
配置しておき、所定の回路の実現は配線工程のみで行う
。ＣＡＤの普及により、配線の自動化も可能となる。
このようなゲートアレイ集積回路チップをＬＳＩパッケ
ージにマウントして、該ＬＳＩパッケージのリードの一
部とワイヤーボンディングすることにより、ゲートアレ
イ集積回路を実現する。第３図は従来のＬＳＩパッケー
ジの例であり、ＬＳＩパッケージの断面図である。図中
、２１はＬＳＩパッケージであり、２２は信号および電
源用のリードであり、２３はＬＳＩ封入用のふたであり
、２４はＬＳＩチップをマウントする部分（以下、アイ
ランドと称す）とワイヤーボンディング用のリードの一
部（以下、リードのステッチと称す）をもつ部分である
。このＬＳＩパッケージ２１の中の、２４のアイランド
にゲートアレイ集積回路チップ２５をマウントし、第２
図中のボンディングパッド１３と２４にある該ＬＳＩパ
ッケージのリードのスイッチとの間をワイヤーボンディ
ングする。
ージにマウントして、該ＬＳＩパッケージのリードの一
部とワイヤーボンディングすることにより、ゲートアレ
イ集積回路を実現する。第３図は従来のＬＳＩパッケー
ジの例であり、ＬＳＩパッケージの断面図である。図中
、２１はＬＳＩパッケージであり、２２は信号および電
源用のリードであり、２３はＬＳＩ封入用のふたであり
、２４はＬＳＩチップをマウントする部分（以下、アイ
ランドと称す）とワイヤーボンディング用のリードの一
部（以下、リードのステッチと称す）をもつ部分である
。このＬＳＩパッケージ２１の中の、２４のアイランド
にゲートアレイ集積回路チップ２５をマウントし、第２
図中のボンディングパッド１３と２４にある該ＬＳＩパ
ッケージのリードのスイッチとの間をワイヤーボンディ
ングする。
このようなゲートアレイ集積回路をプリント基板上に複
数実装することにより、所定の装置を実現する。
数実装することにより、所定の装置を実現する。
［発明が解決しようとする問題点コ
エレクトロニクスの急激な進歩により、開発される装置
がますます複雑化、多様化してきており、−枚のプリン
ト基板上に実現される回路規模が巨大となってきている
。そのため、高集積のゲートアレイ集積回路を多数、−
枚のプリント基板上に実装する要求がされており、この
要求はますます強まる傾向にある。このため、従来より
も、より高密度のＬＳＩの実装が望まれる。
がますます複雑化、多様化してきており、−枚のプリン
ト基板上に実現される回路規模が巨大となってきている
。そのため、高集積のゲートアレイ集積回路を多数、−
枚のプリント基板上に実装する要求がされており、この
要求はますます強まる傾向にある。このため、従来より
も、より高密度のＬＳＩの実装が望まれる。
［問題点を解決するための手段］
本発明は上記問題点を解決するゲートアレイ集積回路用
ＬＳＩパッケージであり、ＬＳＩパッケージの上面にゲ
ートアレイ集積回路チップを一個マウントするアイラン
ドをもつ他に、下面にもゲートアレイ集積回路チップを
一個マウントするアイランドをもち、上面のアイランド
にゲートアレイ集積回路チップをマウントし、ワイヤー
ボンディングするとともに、下面のアイランドにもゲー
トアレイ集積回路チップをマウントしワイヤーボンディ
ングすることで、−個のＬＳＩパッケージに二個のゲー
トアレイ集積回路を実装することができ、プリント基板
上の高密度実装を実現する。
ＬＳＩパッケージであり、ＬＳＩパッケージの上面にゲ
ートアレイ集積回路チップを一個マウントするアイラン
ドをもつ他に、下面にもゲートアレイ集積回路チップを
一個マウントするアイランドをもち、上面のアイランド
にゲートアレイ集積回路チップをマウントし、ワイヤー
ボンディングするとともに、下面のアイランドにもゲー
トアレイ集積回路チップをマウントしワイヤーボンディ
ングすることで、−個のＬＳＩパッケージに二個のゲー
トアレイ集積回路を実装することができ、プリント基板
上の高密度実装を実現する。
［実施例コ
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例であり、発明のＬＳＩパッケ
ージの断面図である。図中、１は本発明のＬＳＩパッケ
ージであり、２は信号および電源用のリードであり、３
はゲートアレイ集積回路チップを封入するためのふたで
あり、４はゲートアレイ集積回路をマウントするアイラ
ンドと、リード２の一部であるステッチをもつ部分であ
る。ＬＳＩパッケージ１の上面および下面にあるアイラ
ンド４に、別々のゲートアレイ集積回路チップ５をマウ
ントして、上面にマウントしたゲートアレイ集積回路チ
ップ５と上面の４の中にあるリードのスイッチをワイヤ
ーボンディングするとともに、下面にマウントしたケー
トアレイ集積回路チップ５と下面の４の中にあるリード
のスイッチをワイヤーボンディングすることで、二個の
ケートアレイ集積回路チップを一個のＬＳＩパッケージ
に実装できる。この時、実装するゲートアレイ集積回路
は、全く同じものでも別のものでもかまわないことはい
うまでもない。なお、二個のゲートアレイ集積回路を実
装することで、リードの数は一個の時に比べて当然増加
するが、プリント基板上での実装面積は、従来の様にＬ
ＳＩパッケージに一個のゲートアレイ集積回路チップを
実装したものを二個プリント基板に実装する場合より小
さくなる。
ージの断面図である。図中、１は本発明のＬＳＩパッケ
ージであり、２は信号および電源用のリードであり、３
はゲートアレイ集積回路チップを封入するためのふたで
あり、４はゲートアレイ集積回路をマウントするアイラ
ンドと、リード２の一部であるステッチをもつ部分であ
る。ＬＳＩパッケージ１の上面および下面にあるアイラ
ンド４に、別々のゲートアレイ集積回路チップ５をマウ
ントして、上面にマウントしたゲートアレイ集積回路チ
ップ５と上面の４の中にあるリードのスイッチをワイヤ
ーボンディングするとともに、下面にマウントしたケー
トアレイ集積回路チップ５と下面の４の中にあるリード
のスイッチをワイヤーボンディングすることで、二個の
ケートアレイ集積回路チップを一個のＬＳＩパッケージ
に実装できる。この時、実装するゲートアレイ集積回路
は、全く同じものでも別のものでもかまわないことはい
うまでもない。なお、二個のゲートアレイ集積回路を実
装することで、リードの数は一個の時に比べて当然増加
するが、プリント基板上での実装面積は、従来の様にＬ
ＳＩパッケージに一個のゲートアレイ集積回路チップを
実装したものを二個プリント基板に実装する場合より小
さくなる。
［発明の効果］
この様に、本発明のゲートアレイ集積回路用ＬＳＩパッ
ケージを使用すれば、従来と比べてプリント基板上での
ゲートアレイ集積回路の実装密度を上げることができる
。
ケージを使用すれば、従来と比べてプリント基板上での
ゲートアレイ集積回路の実装密度を上げることができる
。
【図面の簡単な説明】
第１図は本発明の一実施例を示す断面図、第２図はゲー
トアレイ集積回路を示す平面図、第３図は従来例を示す
断面図である。 １ ・ ・ ・ ・ ・ ・ ２、２２・ ・ ・ ３、２３ ・ ・ ・ ４、２４・ ・ ・ ５、２５・ １、１１ ・ １２ ・ ・ ・ １３ ・ ・ ・ ・本発明のＬＳＩパッケージ、 ・ リード、 ・ＬＳＩチップを封入するふた、 ・ＬＳＩチップを実装しワイヤー ボンディングする部分、 ・ゲートアレイ集積回路チップ、 ・従来のゲートアレイ集積回路、 ・基本セルアレイ、 ・入出力回路。 第２図 第１図 第３図
トアレイ集積回路を示す平面図、第３図は従来例を示す
断面図である。 １ ・ ・ ・ ・ ・ ・ ２、２２・ ・ ・ ３、２３ ・ ・ ・ ４、２４・ ・ ・ ５、２５・ １、１１ ・ １２ ・ ・ ・ １３ ・ ・ ・ ・本発明のＬＳＩパッケージ、 ・ リード、 ・ＬＳＩチップを封入するふた、 ・ＬＳＩチップを実装しワイヤー ボンディングする部分、 ・ゲートアレイ集積回路チップ、 ・従来のゲートアレイ集積回路、 ・基本セルアレイ、 ・入出力回路。 第２図 第１図 第３図
Claims (1)
- チップ上にアレイ状に配置されたトランジスタを配線し
て所定の論理を実現するゲートアレイ集積回路を実装す
るＬＳＩパッケージであり、該パッケージの上面および
下面にゲートアレイ集積回路チップをマウントする部分
と、ゲートアレイ集積回路チップのボンディングパッド
とワイヤーボンディングできるリードの一部を有し、該
パッケージの上面にゲートアレイ集積回路チップを一個
マウントし、上面にある該リードの一部と該ゲートアレ
イ集積回路チップをワイヤーボンディングすると共に、
該パッケージの下面に該ゲートアレイ集積回路とは別の
ゲートアレイ集積回路チップをマウントし、下面にある
該リードの一部とワイヤーボンディングすることにより
２個のゲートアレイ集積回路を実装できるＬＳＩパッケ
ージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63270023A JPH02116153A (ja) | 1988-10-25 | 1988-10-25 | Ｌｓｉパッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63270023A JPH02116153A (ja) | 1988-10-25 | 1988-10-25 | Ｌｓｉパッケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02116153A true JPH02116153A (ja) | 1990-04-27 |
Family
ID=17480462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63270023A Pending JPH02116153A (ja) | 1988-10-25 | 1988-10-25 | Ｌｓｉパッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02116153A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6293641B1 (en) | 1997-06-06 | 2001-09-25 | Sharp Kabushiki Kaisha | Recording apparatus for periodically emitting recording materials by material specific emission amount |
-
1988
- 1988-10-25 JP JP63270023A patent/JPH02116153A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6293641B1 (en) | 1997-06-06 | 2001-09-25 | Sharp Kabushiki Kaisha | Recording apparatus for periodically emitting recording materials by material specific emission amount |
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