JPH02244753A - 集積回路装置 - Google Patents
集積回路装置Info
- Publication number
- JPH02244753A JPH02244753A JP1065539A JP6553989A JPH02244753A JP H02244753 A JPH02244753 A JP H02244753A JP 1065539 A JP1065539 A JP 1065539A JP 6553989 A JP6553989 A JP 6553989A JP H02244753 A JPH02244753 A JP H02244753A
- Authority
- JP
- Japan
- Prior art keywords
- package
- chips
- chip
- integrated circuit
- lsi
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明はＬＳＩパッケージに複数のチップを搭載した集
積回路装置に関する。
積回路装置に関する。
［従来の技術］
従来から、この種の集積回路装置として第２図に示す装
置が知られている。絶縁９体にて構成されたＬＳＩバ、
ツケージ１１の一方の面側には、チップを搭載するため
の凹部が形成されており、この凹部に複数のチップ１２
ａｌ ｌ ２ ｂ＋ １２ ｃが搭載されている
。ＬＳＩパッケージ１１の凹部を囲むパッケージ周縁部
の上面には、複数のパッケージパッド１３ ａ、 １
３ ｂ、 １３ ｃが設けられており、チップ１２ａ
乃至１２ｃに配置されたチップパッド１４ａ乃至１４ｃ
と上記パッケージパッド１３ａ乃至１３ｃとがボンディ
ングワイヤ１５ ａ ＋１５ｂ、１５ｃを夫々介して接
続されている。チップパッド１４ａ乃至１４ｃは、ＬＳ
Ｉパッケージ１１の図示しない内部配線によって外部リ
ード１６と接続されている。
置が知られている。絶縁９体にて構成されたＬＳＩバ、
ツケージ１１の一方の面側には、チップを搭載するため
の凹部が形成されており、この凹部に複数のチップ１２
ａｌ ｌ ２ ｂ＋ １２ ｃが搭載されている
。ＬＳＩパッケージ１１の凹部を囲むパッケージ周縁部
の上面には、複数のパッケージパッド１３ ａ、 １
３ ｂ、 １３ ｃが設けられており、チップ１２ａ
乃至１２ｃに配置されたチップパッド１４ａ乃至１４ｃ
と上記パッケージパッド１３ａ乃至１３ｃとがボンディ
ングワイヤ１５ ａ ＋１５ｂ、１５ｃを夫々介して接
続されている。チップパッド１４ａ乃至１４ｃは、ＬＳ
Ｉパッケージ１１の図示しない内部配線によって外部リ
ード１６と接続されている。
［発明が解決しようとする課題］
このような集積回路装置では、チップ実装数が増えるほ
どチップ間の相互配線等による実装効率の向上が期待で
きるが、チップとパッケージとの間のボンディングスペ
ースの縮小が困難であることから、ＬＳＩパッケージの
大型化を招くことなしにチップ搭載数を増やすことは困
難であるという問題点があった。
どチップ間の相互配線等による実装効率の向上が期待で
きるが、チップとパッケージとの間のボンディングスペ
ースの縮小が困難であることから、ＬＳＩパッケージの
大型化を招くことなしにチップ搭載数を増やすことは困
難であるという問題点があった。
本発明はかかる問題点に鑑みてなされたものであって、
ＬＳＩチップパッケージの大型化を招来することなくチ
ップ搭載数を増やすことができる集積回路装置を提供す
ることを目的とする。
ＬＳＩチップパッケージの大型化を招来することなくチ
ップ搭載数を増やすことができる集積回路装置を提供す
ることを目的とする。
Ｃ課題を解決するための手段］
本発明に係る集積回路装置は、両面にチップ搭載部及び
パッケージバッドを備えた集積回路パッケージと、この
集積回路パッケージの両面の前記チップ搭載部に夫々搭
載された複数の半導体チップと、これら半導体チップの
チップバッドと前記パッケージパッドとを接続する手段
とを備えたことを特徴とする。
パッケージバッドを備えた集積回路パッケージと、この
集積回路パッケージの両面の前記チップ搭載部に夫々搭
載された複数の半導体チップと、これら半導体チップの
チップバッドと前記パッケージパッドとを接続する手段
とを備えたことを特徴とする。
［作用］
本発明においては、集積回路パッケージの両面にチップ
を搭載し、各面側で夫々チップバッドとパッケージとの
接続を行っているので、パッケージの大型化を招かずに
チップ搭載数を増やすことができる。
を搭載し、各面側で夫々チップバッドとパッケージとの
接続を行っているので、パッケージの大型化を招かずに
チップ搭載数を増やすことができる。
また、このようにチップの実装数が増えることにより、
パッケージ内でのチップ間の相互配線等によって、チッ
プ当たりの外部リード端子数を大幅に減少させることが
でき、これによってもパッケージの小型化が図れること
になる。
パッケージ内でのチップ間の相互配線等によって、チッ
プ当たりの外部リード端子数を大幅に減少させることが
でき、これによってもパッケージの小型化が図れること
になる。
［実施例］
次に、添付の図面を参照しながら本発明の実施例につい
て説明する。
て説明する。
第１図は本発明の実施例に係る集積回路装置の概略構成
を示す図で、同図（ａ）は同図（ｂ）のＩ−Ｘ線による
断面図、同図（ｂ）は平面図である。
を示す図で、同図（ａ）は同図（ｂ）のＩ−Ｘ線による
断面図、同図（ｂ）は平面図である。
例えば多層配線基板によって形成されたＬＳＩパッケー
ジ１には、その両面にチップ搭載部となる凹部が形成さ
れている。そして、一方の面の凹部には、チップ２ａ、
２ｂが搭載され、他方の而の凹部には、チップ２ｅ、２
ｄ（但し、２ｄは図示せず）が搭載されている。ＬＳＩ
パッケージ１の各面の凹部を囲む周縁部には、各チップ
２ａ乃至２ｄに対応するパッケージパッド３ａ、３ｂ。
ジ１には、その両面にチップ搭載部となる凹部が形成さ
れている。そして、一方の面の凹部には、チップ２ａ、
２ｂが搭載され、他方の而の凹部には、チップ２ｅ、２
ｄ（但し、２ｄは図示せず）が搭載されている。ＬＳＩ
パッケージ１の各面の凹部を囲む周縁部には、各チップ
２ａ乃至２ｄに対応するパッケージパッド３ａ、３ｂ。
３ｅ、３ｄ（但し、３ｄは図示せず）が配置されている
。これらパッケージバッド３ａ乃至３ｄは、ＬＳＩパッ
ケージ１の内部配線によって共通部分について選択的に
相互接続されたものとなっている。
。これらパッケージバッド３ａ乃至３ｄは、ＬＳＩパッ
ケージ１の内部配線によって共通部分について選択的に
相互接続されたものとなっている。
一方、チップ２ａ乃至２ｄの周辺にはチップパッド４
ａ、４ ｂ＊ ４ ＣＩ ４ ｄ （但し、４ｄは図示
せず）が配置されており、これらチップバッド４ａ乃至
４ｄと前述したパッケージバッド３ａ乃至３ｄとがボン
ディングワイヤ５ａ、５ｂ、５ｅ＋５ｄ（但し５ｄは図
示せず）を介して接続されている。
ａ、４ ｂ＊ ４ ＣＩ ４ ｄ （但し、４ｄは図示
せず）が配置されており、これらチップバッド４ａ乃至
４ｄと前述したパッケージバッド３ａ乃至３ｄとがボン
ディングワイヤ５ａ、５ｂ、５ｅ＋５ｄ（但し５ｄは図
示せず）を介して接続されている。
更に、ＬＳＩパッケージ１の側面には、複数の外部リー
ド６が配設されている。この外部リード６は、基喘部が
ＬＳＩパッケージ１の内部配線と選択的に接続されたも
のとなっている。
ド６が配設されている。この外部リード６は、基喘部が
ＬＳＩパッケージ１の内部配線と選択的に接続されたも
のとなっている。
このような構成によれば、チップ２ａ乃至２ｄがＬＳＩ
パッケージ１の両面に配置されているので、従来方式で
は、２つのチップしか搭載できなかったパッケージサイ
ズで４つのチップ２ａ乃至２ｄを搭載することが可能に
なり、搭載数を倍にすることができる。
パッケージ１の両面に配置されているので、従来方式で
は、２つのチップしか搭載できなかったパッケージサイ
ズで４つのチップ２ａ乃至２ｄを搭載することが可能に
なり、搭載数を倍にすることができる。
また、このようにチップ搭載数が増えることにより１．
チップ間の端子の相互接続数が増えるので、チップ当た
りの外部リード端子数も減らすことができ、更にパッケ
ージサイズの小型化を図ることができる。
チップ間の端子の相互接続数が増えるので、チップ当た
りの外部リード端子数も減らすことができ、更にパッケ
ージサイズの小型化を図ることができる。
なお、上述した実施例は本発明の一例であって、本発明
がこの実施例に限定されるものでないことはいうまでも
ない。
がこの実施例に限定されるものでないことはいうまでも
ない。
例えば上記実施例では、チップパッドとパッケージパッ
ドとをボンディングワイヤで接続したが、ハンダバンブ
により接続するようにしても良い。
ドとをボンディングワイヤで接続したが、ハンダバンブ
により接続するようにしても良い。
また、外部リードの引出し方法についても、」二連した
方法に限定されず、ＤＩＰ型、フラットバック型及びＴ
ＡＢ型等の形態を採用することが可能である。
方法に限定されず、ＤＩＰ型、フラットバック型及びＴ
ＡＢ型等の形態を採用することが可能である。
［発明の効果］
以上説明したように、本発明はＬＳＩパッケージの上下
両面にチップを搭載するようにしたから、パッケージサ
イズの大型化を招くことなしにチップ搭載数を増すこと
ができ、これにより、チップの実装効率の向上を図るこ
とができる。
両面にチップを搭載するようにしたから、パッケージサ
イズの大型化を招くことなしにチップ搭載数を増すこと
ができ、これにより、チップの実装効率の向上を図るこ
とができる。
第１図は本発明に係る集積回路装置の要部構成を示す図
で、同図（ａ）は同図（ｂ）のＩ−Ｉ線による断面図、
同図（ｂ）は平面図、第２図は従来の集積回路装置の要
部を示す図で、同図（ａ）は同図（ｂ）の■−■線によ
る断面図、同図（ｂ）は平面図である。 １．１１；ＬＳＩパッケージ、２ａ乃至２ｃ１１２ａ乃
至１２Ｃ；チップ、３ａ乃至３ｃ、１３ａ乃至１３ｃ：
パッケージパッド、４ａ乃至４ｃ。
で、同図（ａ）は同図（ｂ）のＩ−Ｉ線による断面図、
同図（ｂ）は平面図、第２図は従来の集積回路装置の要
部を示す図で、同図（ａ）は同図（ｂ）の■−■線によ
る断面図、同図（ｂ）は平面図である。 １．１１；ＬＳＩパッケージ、２ａ乃至２ｃ１１２ａ乃
至１２Ｃ；チップ、３ａ乃至３ｃ、１３ａ乃至１３ｃ：
パッケージパッド、４ａ乃至４ｃ。
Claims (1)
- （１）両面にチップ搭載部及びパッケージパッドを備え
た集積回路パッケージと、この集積回路パッケージの両
面の前記チップ搭載部に夫々搭載された複数の半導体チ
ップと、これら半導体チップのチップパッドと前記パッ
ケージパッドとを接続する手段とを備えたことを特徴と
する集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1065539A JPH02244753A (ja) | 1989-03-17 | 1989-03-17 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1065539A JPH02244753A (ja) | 1989-03-17 | 1989-03-17 | 集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02244753A true JPH02244753A (ja) | 1990-09-28 |
Family
ID=13289922
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1065539A Pending JPH02244753A (ja) | 1989-03-17 | 1989-03-17 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02244753A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004022610A (ja) * | 2002-06-12 | 2004-01-22 | Matsushita Electric Ind Co Ltd | インターポーザ、半導体実装体、インターポーザの製造方法および半導体実装体の製造方法 |
-
1989
- 1989-03-17 JP JP1065539A patent/JPH02244753A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004022610A (ja) * | 2002-06-12 | 2004-01-22 | Matsushita Electric Ind Co Ltd | インターポーザ、半導体実装体、インターポーザの製造方法および半導体実装体の製造方法 |
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