JPH02116756A - 波形表示装置 - Google Patents
波形表示装置Info
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- JPH02116756A JPH02116756A JP63271569A JP27156988A JPH02116756A JP H02116756 A JPH02116756 A JP H02116756A JP 63271569 A JP63271569 A JP 63271569A JP 27156988 A JP27156988 A JP 27156988A JP H02116756 A JPH02116756 A JP H02116756A
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- JP
- Japan
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- data
- memory
- outputs
- circuit
- signal
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- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、離散的にサンプリングされた波形データ間に
補間データを挿入して波形を再生表示する波形表示装置
に関するものであり、詳しくは、データ補間の改良に関
するものである。
補間データを挿入して波形を再生表示する波形表示装置
に関するものであり、詳しくは、データ補間の改良に関
するものである。
〈従来の技術〉
例えば、デジタルオシロスコープでは、アナログ入力信
号をデジタル信号に変換して各種のデジタル演算処理を
繕した後、ＣＲ”Ｅ”などの表示器で表示するように構
成されている。
号をデジタル信号に変換して各種のデジタル演算処理を
繕した後、ＣＲ”Ｅ”などの表示器で表示するように構
成されている。
ところで、例えば表示器の表示ドツト分解能に対してア
ナログ入力信号のサンプルデータ数が少ないと、波形を
再生表示する場合に再現性が低下することになる。
ナログ入力信号のサンプルデータ数が少ないと、波形を
再生表示する場合に再現性が低下することになる。
そこで、一般に、サンプルデータ間に補間ブタを挿入し
て、再生波形の連続性を改善することが行われている。
て、再生波形の連続性を改善することが行われている。
このようなデータの補間方法としては、デジタルフィル
タの考え方に基づいて電子回路やソフトウェア処理によ
り積和演算を行って補間データを求めるデジタル的な方
法や、サンプルデータをアナログ信号に変換してアナロ
グフィルタに加えその出力信号を再びデジタル信号に変
換して補間データを求めるアナログ的な方法がある。
タの考え方に基づいて電子回路やソフトウェア処理によ
り積和演算を行って補間データを求めるデジタル的な方
法や、サンプルデータをアナログ信号に変換してアナロ
グフィルタに加えその出力信号を再びデジタル信号に変
換して補間データを求めるアナログ的な方法がある。
〈発明が解決しようとする課題〉
しかし、前者の方法によれば、電子回路を用いる場合に
は高速素子が必要になることからコストが高くなり、ソ
フトウェア処理の場合には測定チャンネル数が増えると
演算速度が低下することになる。
は高速素子が必要になることからコストが高くなり、ソ
フトウェア処理の場合には測定チャンネル数が増えると
演算速度が低下することになる。
また、後者の方法によれば、高精度を得ることは困難で
あり、補間関数の変更も困難である。
あり、補間関数の変更も困難である。
本発明は、このような点に着目したものであり、その目
的は、比較的簡単な構成で、高速、高精度の補間処理が
行える波形表示装置を提供することにある。
的は、比較的簡単な構成で、高速、高精度の補間処理が
行える波形表示装置を提供することにある。
く課題を解決するための手段〉
本発明の波形表示装置は、
離散的にサンプリングされた波形データ間に補間データ
を挿入して再生表示する波形表示装置において、 前記補間データの発生手段として、 任意の参照データの値と、その参照データの位置から補
間すべき位置までの時間データとをアドレスとして補間
すべき位置の補間データを出力するリードオンリメモリ
を設けたことを特徴とする。
を挿入して再生表示する波形表示装置において、 前記補間データの発生手段として、 任意の参照データの値と、その参照データの位置から補
間すべき位置までの時間データとをアドレスとして補間
すべき位置の補間データを出力するリードオンリメモリ
を設けたことを特徴とする。
く作用〉
本発明における補間データは、リードオンリメモリにア
ドレスとして加えられる任意の参照データの値とその参
照データの位置から補間すべき位置までの時間データと
で一義的に決まることになり、高速で高精度の補間処理
が実現できる。
ドレスとして加えられる任意の参照データの値とその参
照データの位置から補間すべき位置までの時間データと
で一義的に決まることになり、高速で高精度の補間処理
が実現できる。
〈実施例〉
以下、図面を用いて本発明の実施例を詳細に説明する。
第１図は、本発明の一実施例を示す構成説明図である０
図において、１はサンプルデータＩ） ｉｒＬを格納す
るメモリであり、このメモリ１には補間データの生成に
必要な数のサンプルデータをラッチするデータラッチ回
路２が接続されている。３は制御信号発生回路であり、
水平同期信号およびクロック信号に基づいてデータ補間
処理に必要な制御Ｉ白信号１をデータラッチ回路２に出
力し、制御信号Ｓ２をアドレスデータとしてリードオン
リメモリ４に出力し、制御信号Ｓ３をデータ出力制御回
路５に出力する。データラッチ回路２は、制御信号発生
回路３から加えられる制御信号Ｓ１に従って、ラッチさ
れたサンプルデータの一部り、をリードオンリメモリ４
にアドレスとして出力するとともに、一部Ｄ２をデータ
出力制御回路５に出力する。リードオンリメモリ４は、
これらアドレスに応じたデータＤ３をデータ出力制御回
路５に出力する。データ出力制御回路５は、リードオン
リメモリ４から入力されるデータＤ３を逐次加見する。
図において、１はサンプルデータＩ） ｉｒＬを格納す
るメモリであり、このメモリ１には補間データの生成に
必要な数のサンプルデータをラッチするデータラッチ回
路２が接続されている。３は制御信号発生回路であり、
水平同期信号およびクロック信号に基づいてデータ補間
処理に必要な制御Ｉ白信号１をデータラッチ回路２に出
力し、制御信号Ｓ２をアドレスデータとしてリードオン
リメモリ４に出力し、制御信号Ｓ３をデータ出力制御回
路５に出力する。データラッチ回路２は、制御信号発生
回路３から加えられる制御信号Ｓ１に従って、ラッチさ
れたサンプルデータの一部り、をリードオンリメモリ４
にアドレスとして出力するとともに、一部Ｄ２をデータ
出力制御回路５に出力する。リードオンリメモリ４は、
これらアドレスに応じたデータＤ３をデータ出力制御回
路５に出力する。データ出力制御回路５は、リードオン
リメモリ４から入力されるデータＤ３を逐次加見する。
そして、制御信号発生回路３から加えられる制御信号Ｓ
３に従って、データラッチ回路２から入力されるデータ
Ｄ、またはリードオンリメモリ４から入力されるデータ
■）コの加算結果を表示データＤ ０１ｌｔとして選択
的にＣＲＴなどの表示器６に出力する。なお、表示器６
は、表示制御回路を含むものとする。
３に従って、データラッチ回路２から入力されるデータ
Ｄ、またはリードオンリメモリ４から入力されるデータ
■）コの加算結果を表示データＤ ０１ｌｔとして選択
的にＣＲＴなどの表示器６に出力する。なお、表示器６
は、表示制御回路を含むものとする。
このように構成される装置の動作を説明する。
表示器６として用いるＣ Ｒ’ｒは例えば縦方向にスキ
ャンされ、表示波形はフレーム周期に同期して更新され
、データ補間演算はラスタ周期に同期して実行されるも
のとする。
ャンされ、表示波形はフレーム周期に同期して更新され
、データ補間演算はラスタ周期に同期して実行されるも
のとする。
ここで、サンプルデータＤ ｉｎに基づいて測定波形の
時間軸をに倍に拡大して表示するものとすると、表示器
６に入力される表示データＤ貝は、第２図に示すように
、○印で示したサンプルデータＤ ｉＴｔによるラスク
間にＸ印で示す（Ｋ−１）本のラスタが挿入されるよう
にデータ補間されたものになる。すなわち、サンプルデ
ータＤ ｉｌｌはに倍の水平周期（ラスタ周期）に同期
して変化し、表示データＤ Ｃ１＋１は水平周期に同期
して変化することになる。例えば、Ｋ＝５とすると、ラ
スタの数はｎ×５十ｌで表わすことができる。
時間軸をに倍に拡大して表示するものとすると、表示器
６に入力される表示データＤ貝は、第２図に示すように
、○印で示したサンプルデータＤ ｉＴｔによるラスク
間にＸ印で示す（Ｋ−１）本のラスタが挿入されるよう
にデータ補間されたものになる。すなわち、サンプルデ
ータＤ ｉｌｌはに倍の水平周期（ラスタ周期）に同期
して変化し、表示データＤ Ｃ１＋１は水平周期に同期
して変化することになる。例えば、Ｋ＝５とすると、ラ
スタの数はｎ×５十ｌで表わすことができる。
まず、制御信号発生回路二λは、水平同期信号とクロッ
ク信号に基づいてｉが０．１，２，３．４のどれに該当
するかを判断するとともにどのサンプルブタを用いてデ
ータ補間を行うべきかを判断し、これらの判断結果に従
ってデータラッチ回路２に制御信号Ｓ、を出力し、リー
ドオンリメモリ４に制御信号Ｓ２を出力し、データ出力
制御回路５に制御信号Ｓ３を出力する。
ク信号に基づいてｉが０．１，２，３．４のどれに該当
するかを判断するとともにどのサンプルブタを用いてデ
ータ補間を行うべきかを判断し、これらの判断結果に従
ってデータラッチ回路２に制御信号Ｓ、を出力し、リー
ドオンリメモリ４に制御信号Ｓ２を出力し、データ出力
制御回路５に制御信号Ｓ３を出力する。
データラッチ回路２は、Ｋ倍の水平周期に同期してサン
プルデータをＤ ｉｎをラッチし、データ補間処理に必
要なデータ数Ｊを保持する。そして、制御信号Ｓ、に従
ってリードオンリメモリ４にブタＤ１を出力し、データ
出力制御回路５にデータＤ２を出力する。
プルデータをＤ ｉｎをラッチし、データ補間処理に必
要なデータ数Ｊを保持する。そして、制御信号Ｓ、に従
ってリードオンリメモリ４にブタＤ１を出力し、データ
出力制御回路５にデータＤ２を出力する。
リードオンリメモリ４は、制御信号発生回路３から入力
される制御信号Ｓ２およびデータラッチ回路２から入力
されるデータＤ、をアドレスとして対応したデータＤコ
をデータ出力制御回路５に出力する。
される制御信号Ｓ２およびデータラッチ回路２から入力
されるデータＤ、をアドレスとして対応したデータＤコ
をデータ出力制御回路５に出力する。
データ出力制御回路５は、制御信号発生回路３から入力
される制御信号Ｓ３に従って、Ｋ倍の水平周期に同期す
るようにデータラッチ回路２から入力されるデータＤ２
を表示器６に出力し、他の水平周期に同期するようにリ
ードオンリメモリ４から入力されるデータＤ３を表示器
６に出力する。
される制御信号Ｓ３に従って、Ｋ倍の水平周期に同期す
るようにデータラッチ回路２から入力されるデータＤ２
を表示器６に出力し、他の水平周期に同期するようにリ
ードオンリメモリ４から入力されるデータＤ３を表示器
６に出力する。
第３図は第１図の具体例を示す回路図であり、第１図と
同一部分には同一符号を付けている０図において、７は
水平同期信号をカウントするラスタカウンタであり、そ
のカウント出力Ｓ４はコンパレータ８および信号作成ゲ
ート９に入力される。
同一部分には同一符号を付けている０図において、７は
水平同期信号をカウントするラスタカウンタであり、そ
のカウント出力Ｓ４はコンパレータ８および信号作成ゲ
ート９に入力される。
コンパレータ８は、ラスタカウンタ７のカウント出力Ｓ
４が“、Ｊ”に達したことを検出するとその検出信号Ｓ
５をに進カウンタ１０に入力する。に進カウンタ１０は
、コンパレータ８から検出信号Ｓ５が入力されることに
より水平同期信号のカウントを開始し、そのカウント出
力Ｓ６をコンパレータ１１に入力するとともにリードオ
ンリメモリ４に入力する。コンパレータ１１は、フレー
ム周期が始まってからの水平同期信号のカウント値がＪ
＋ｎＫ （ｎ＝１．２．３−）になる毎に出力信号Ｓ７
を信号作成ゲート９に出力する。１２はＪ進カウンタで
あり、クロック信号をカラン１へしてそのカウント出力
Ｓ８をデコーダ１３に入力するとともにリードオンリメ
モリ４に入力する。１３は５段が縦続接続されたシフト
レジスタであり、信号作成ゲート９から入力されるクロ
ツクＳｇに同期して５個のサンプルデータＤ ｉｒＬを
逐次取り込みながら更新格納する。１４は各シフトレジ
スタ毎に設けられた５個のトライステートのバッファで
あり、デコーダ１３から入力される制御信号Ｓｔｏ＋〜
５ＩＯＪに従って選択的に駆動され、対応したシフトレ
ジスタ１３に格納されているサンプルデータをデータラ
ッチ回路２から出力される第１のデータＩ） ＋ とし
てリードオンリメモリ４に入力する。リードオンリメモ
リ４は前述のように入力されるアドレスに対応したデー
タＤ、をデータ出力制御回路５を構成する加算器１５に
入力する。該加算器１５は５．Ｊ進カウンタ１２のカウ
ント値Ｓ８が１から、■まで変化する間にリードオンリ
メモリ４から出力されるデータＤ３を加算し、その結果
を補間データとしてデータ出力制御回路５を構成するセ
レクタ１６の一方に入力する。なお、シフトレジスタ１
３Ｊ／２に格納されているデータは、データラッチ回路
２から出力される第２のデータＤ２としてセレクタ１６
の他方に入力する。セレクタ１６は、制御信号発生回路
３の信号作成ゲート９から出力される制御信号Ｓ３に従
って加算器１５から入力される補間データまたはシフト
レジスタ１３Ｊ２から入力される実サンプルデータを選
択して表示データＤ咄として表示器６に出力する。
４が“、Ｊ”に達したことを検出するとその検出信号Ｓ
５をに進カウンタ１０に入力する。に進カウンタ１０は
、コンパレータ８から検出信号Ｓ５が入力されることに
より水平同期信号のカウントを開始し、そのカウント出
力Ｓ６をコンパレータ１１に入力するとともにリードオ
ンリメモリ４に入力する。コンパレータ１１は、フレー
ム周期が始まってからの水平同期信号のカウント値がＪ
＋ｎＫ （ｎ＝１．２．３−）になる毎に出力信号Ｓ７
を信号作成ゲート９に出力する。１２はＪ進カウンタで
あり、クロック信号をカラン１へしてそのカウント出力
Ｓ８をデコーダ１３に入力するとともにリードオンリメ
モリ４に入力する。１３は５段が縦続接続されたシフト
レジスタであり、信号作成ゲート９から入力されるクロ
ツクＳｇに同期して５個のサンプルデータＤ ｉｒＬを
逐次取り込みながら更新格納する。１４は各シフトレジ
スタ毎に設けられた５個のトライステートのバッファで
あり、デコーダ１３から入力される制御信号Ｓｔｏ＋〜
５ＩＯＪに従って選択的に駆動され、対応したシフトレ
ジスタ１３に格納されているサンプルデータをデータラ
ッチ回路２から出力される第１のデータＩ） ＋ とし
てリードオンリメモリ４に入力する。リードオンリメモ
リ４は前述のように入力されるアドレスに対応したデー
タＤ、をデータ出力制御回路５を構成する加算器１５に
入力する。該加算器１５は５．Ｊ進カウンタ１２のカウ
ント値Ｓ８が１から、■まで変化する間にリードオンリ
メモリ４から出力されるデータＤ３を加算し、その結果
を補間データとしてデータ出力制御回路５を構成するセ
レクタ１６の一方に入力する。なお、シフトレジスタ１
３Ｊ／２に格納されているデータは、データラッチ回路
２から出力される第２のデータＤ２としてセレクタ１６
の他方に入力する。セレクタ１６は、制御信号発生回路
３の信号作成ゲート９から出力される制御信号Ｓ３に従
って加算器１５から入力される補間データまたはシフト
レジスタ１３Ｊ２から入力される実サンプルデータを選
択して表示データＤ咄として表示器６に出力する。
第４図は、このような一連の動作の時間関係を示すタイ
ミングチャートであり、（ａ）はフレーム周期を示し、
（ｂ）は水平周期を示し、（ｃ）は信号作成ゲート９か
ら各シフトレジスタ１３に人力される制御信号Ｓ９を示
し、（ｄ）は信号作成ゲート９からセレクタ１６に入力
される制御信号８つを示している。制御信号Ｓ９は、各
フレーム周期の開始直後は水平周期がＪ周期に達するま
での間は各水平周期毎に１個のパルスを出力するが、そ
の後は水平周期かに周期に達する毎に１個のパルスを出
力する。また、セレクタ１６は、制御信号Ｓ、がＨレベ
ルの状態では実サンプルデータを出力し、Ｌレベルの状
態では加算器１５から入力される補間データを出力する
。すなわち、各フレーム周期の開始直後から水平周期が
Ｊ周期に達するまでの間は各水平周期毎にシフトレジス
タ１３Ｊ／２に格納されている実サンプルデータが出力
され、その後は水平周期かに一１周期に達するまでの間
は各水平周期毎に補間データが逐次出力されて水平周期
かに周期に達する毎にシフトレジスター３Ｊ２に格納さ
れている実サンプルデータが出力される。
ミングチャートであり、（ａ）はフレーム周期を示し、
（ｂ）は水平周期を示し、（ｃ）は信号作成ゲート９か
ら各シフトレジスタ１３に人力される制御信号Ｓ９を示
し、（ｄ）は信号作成ゲート９からセレクタ１６に入力
される制御信号８つを示している。制御信号Ｓ９は、各
フレーム周期の開始直後は水平周期がＪ周期に達するま
での間は各水平周期毎に１個のパルスを出力するが、そ
の後は水平周期かに周期に達する毎に１個のパルスを出
力する。また、セレクタ１６は、制御信号Ｓ、がＨレベ
ルの状態では実サンプルデータを出力し、Ｌレベルの状
態では加算器１５から入力される補間データを出力する
。すなわち、各フレーム周期の開始直後から水平周期が
Ｊ周期に達するまでの間は各水平周期毎にシフトレジス
タ１３Ｊ／２に格納されている実サンプルデータが出力
され、その後は水平周期かに一１周期に達するまでの間
は各水平周期毎に補間データが逐次出力されて水平周期
かに周期に達する毎にシフトレジスター３Ｊ２に格納さ
れている実サンプルデータが出力される。
これらの関係を第５図および数式を用いて詳細に説明す
る。
る。
補間演算に必要な実サンプルデータの数を３個（Ｊは偶
数）とし、表示の拡大倍数をＫとし、リードオンリメモ
リ４はある参照すべき実サンプルデータＤｊの位置と補
間データＨｋの位置までの時間データをアドレスとして
入力することにより所定のデータが一義的に出力される
ものとし、補１ｍデータＨｋは、 Ｈｋ＝本ｈｂ、＋＜Ｄ＞） Ｊ工Ｉ に従って算出されるものとする。
数）とし、表示の拡大倍数をＫとし、リードオンリメモ
リ４はある参照すべき実サンプルデータＤｊの位置と補
間データＨｋの位置までの時間データをアドレスとして
入力することにより所定のデータが一義的に出力される
ものとし、補１ｍデータＨｋは、 Ｈｋ＝本ｈｂ、＋＜Ｄ＞） Ｊ工Ｉ に従って算出されるものとする。
ここで、ｈｉｊ （Ｄ、＋ ）は、デジタルフィルタの
考えに基づいた式であり、ある現在の実サンプルデータ
ＤＪ２に対してに番目を補間するということと、参照す
べき実サンプルデータＤ、の位置と補間データＨ，の位
置までの時間データが決定されることにより、−ａ的に
求めることができる。
考えに基づいた式であり、ある現在の実サンプルデータ
ＤＪ２に対してに番目を補間するということと、参照す
べき実サンプルデータＤ、の位置と補間データＨ，の位
置までの時間データが決定されることにより、−ａ的に
求めることができる。
従って、第３図の回路構成における補間演算処理は、
■リードオンリメモリ４に記憶されているｈｋＪ（ＤＪ
）を読み出し、 ■ｊ＝１からＪ＝Ｊまでのｈｋｊ （Ｄｊ）を加算する
。
）を読み出し、 ■ｊ＝１からＪ＝Ｊまでのｈｋｊ （Ｄｊ）を加算する
。
ということになる。
第６図は、１フレ一ム周期における動作の流れを示した
フローチャートである０図において、定数および変数は
以下のようになっている。
フローチャートである０図において、定数および変数は
以下のようになっている。
定数
に：画面の拡大倍数
Ｊ：補間演算に必要とする参照データ数ＲＡｚフレーム
周期内に水平周期に同期して発生するラスタ数 変数 に：１〜Ｋ（整数） ｊ：１〜Ｊ（整数） ＤＩＳＰ：１〜ＲＡ（整数） Ｄ（Ｘ）：Ｘ番目の実サンプルデータ ただし、Ｘ≦０のとき、Ｉ）（ｘ）＝ＯＤＲＣ（ｘ）：
ｘ番目のシフトレジスタに格納されているデータ ｈ （ｘ、ｙ）＋ｘ、ｙをアドレスとするリードオンリ
メモリの出力データ ＩＮＴ： ｋ （Ｘ、３／）の値 Ｈ（ｋ）：からＪまでの実サンプルデータに基づいてリ
ードオンリメモリから読み出され加算器で加算される変
数 フレーム周期が開始した時点ではＤＩＳＰはＯになって
いるが、開始後は、 ＤＩＳＰ≧Ｊ（以下条件Ａという） の条件が成立するまで１ずつ加算される０条件Ａが成立
した時点ではに＝０であり、表示器にＪ／２番目のシフ
トレジスタに格納されている実サンプルデータが出力さ
れる。その後、補間データの演算処理を行う、補間デー
タの演算処理にあたって、ｋは、 ｋ＝に−１（以下条件りという） の条件が成立するまで１ずつ加算され、ｊは、Ｊ＝Ｊ（
以下条＃１３という） の条件が成立するまで１ずつ加算される。そして、条件
Ｂが成立した時点でＨ（ｋ）を表示器に出力する。フレ
ーム周期の処理は、 Ｊ＋ （Ｄ Ｉ ５Ｐ−Ｊ ） ＊に＋に＝ＲＡ（以下
条件Ｃという） の条件が成立した時点で終了するが、この条件Ｃが成立
するまでの間は前述の条件りの成立の有無を判断し、条
件りが成立しない場合には補間データの演算処理の開始
ステップからの処理を繰り返して実行し、条件りが成立
した場合にはフレーム周期開始ステップからの処理を繰
り返して実行する。
周期内に水平周期に同期して発生するラスタ数 変数 に：１〜Ｋ（整数） ｊ：１〜Ｊ（整数） ＤＩＳＰ：１〜ＲＡ（整数） Ｄ（Ｘ）：Ｘ番目の実サンプルデータ ただし、Ｘ≦０のとき、Ｉ）（ｘ）＝ＯＤＲＣ（ｘ）：
ｘ番目のシフトレジスタに格納されているデータ ｈ （ｘ、ｙ）＋ｘ、ｙをアドレスとするリードオンリ
メモリの出力データ ＩＮＴ： ｋ （Ｘ、３／）の値 Ｈ（ｋ）：からＪまでの実サンプルデータに基づいてリ
ードオンリメモリから読み出され加算器で加算される変
数 フレーム周期が開始した時点ではＤＩＳＰはＯになって
いるが、開始後は、 ＤＩＳＰ≧Ｊ（以下条件Ａという） の条件が成立するまで１ずつ加算される０条件Ａが成立
した時点ではに＝０であり、表示器にＪ／２番目のシフ
トレジスタに格納されている実サンプルデータが出力さ
れる。その後、補間データの演算処理を行う、補間デー
タの演算処理にあたって、ｋは、 ｋ＝に−１（以下条件りという） の条件が成立するまで１ずつ加算され、ｊは、Ｊ＝Ｊ（
以下条＃１３という） の条件が成立するまで１ずつ加算される。そして、条件
Ｂが成立した時点でＨ（ｋ）を表示器に出力する。フレ
ーム周期の処理は、 Ｊ＋ （Ｄ Ｉ ５Ｐ−Ｊ ） ＊に＋に＝ＲＡ（以下
条件Ｃという） の条件が成立した時点で終了するが、この条件Ｃが成立
するまでの間は前述の条件りの成立の有無を判断し、条
件りが成立しない場合には補間データの演算処理の開始
ステップからの処理を繰り返して実行し、条件りが成立
した場合にはフレーム周期開始ステップからの処理を繰
り返して実行する。
このように構成することにより、高価な回路素子やマイ
クロプロセッサを用いることなく、比教的安価なリード
オンリメモリで補間処理演算が実現できる。
クロプロセッサを用いることなく、比教的安価なリード
オンリメモリで補間処理演算が実現できる。
このような補間演算処理にあたってはリードオンリメモ
リからデータを読み出す時間と加算７？１算を行う時間
を要するだけであり、補間演算全体の処理時間を大幅に
短縮でき、高速補間演算処理が実現できる。
リからデータを読み出す時間と加算７？１算を行う時間
を要するだけであり、補間演算全体の処理時間を大幅に
短縮でき、高速補間演算処理が実現できる。
そして、補間演算のための関数を決定する部分がリード
オンリメモリであることから、関数の変更は容易に行え
る。
オンリメモリであることから、関数の変更は容易に行え
る。
〈発明の効果〉
以上説明したように、本発明によれば、比較的簡単な構
成で、高速、高精度の補間処理が行える波形表示装置が
実現でき、実用上の効果は大きい。
成で、高速、高精度の補間処理が行える波形表示装置が
実現でき、実用上の効果は大きい。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図の動作説明図、第３図は第１図の具体例を示すブ
ロック図、第４図は第３図の動作を説明するタイミング
チャート、第５図は第３図の動作説明図、第６図は第３
図の動作の流れを示すフローチャートである。 １・・・メモリ、２・・・データラッチ回路、３・・・
制御信号発生回路、４・・・リードオンリメモリ、５・
・・デー出力制御回路、６・・・表示器。 ｋ−１本 記ｕｔ ６ Σ
第１図の動作説明図、第３図は第１図の具体例を示すブ
ロック図、第４図は第３図の動作を説明するタイミング
チャート、第５図は第３図の動作説明図、第６図は第３
図の動作の流れを示すフローチャートである。 １・・・メモリ、２・・・データラッチ回路、３・・・
制御信号発生回路、４・・・リードオンリメモリ、５・
・・デー出力制御回路、６・・・表示器。 ｋ−１本 記ｕｔ ６ Σ
Claims (1)
- 【特許請求の範囲】 離散的にサンプリングされた波形データ間に補間データ
を挿入して再生表示する波形表示装置において、 前記補間データの発生手段として、 任意の参照データの値と、その参照データの位置から補
間すべき位置までの時間データとをアドレスとして補間
すべき位置の補間データを出力するリードオンリメモリ
を設けたことを特徴とする波形表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63271569A JPH0774810B2 (ja) | 1988-10-27 | 1988-10-27 | 波形表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63271569A JPH0774810B2 (ja) | 1988-10-27 | 1988-10-27 | 波形表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02116756A true JPH02116756A (ja) | 1990-05-01 |
| JPH0774810B2 JPH0774810B2 (ja) | 1995-08-09 |
Family
ID=17501908
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63271569A Expired - Lifetime JPH0774810B2 (ja) | 1988-10-27 | 1988-10-27 | 波形表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0774810B2 (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5630653A (en) * | 1979-08-20 | 1981-03-27 | Tektronix Inc | Digital oscilloscope |
| JPS6138466A (ja) * | 1984-07-30 | 1986-02-24 | Nippon Koden Corp | 水平ラスタ走査式ブラウン管波形表示装置 |
| JPS6230296A (ja) * | 1985-07-31 | 1987-02-09 | 日本光電工業株式会社 | ドット表示デ−タの輝度補間方法 |
| JPS6230297A (ja) * | 1985-07-31 | 1987-02-09 | 日本光電工業株式会社 | ドット式波形表示装置用ドット表示信号発生回路 |
-
1988
- 1988-10-27 JP JP63271569A patent/JPH0774810B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5630653A (en) * | 1979-08-20 | 1981-03-27 | Tektronix Inc | Digital oscilloscope |
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| JPS6230297A (ja) * | 1985-07-31 | 1987-02-09 | 日本光電工業株式会社 | ドット式波形表示装置用ドット表示信号発生回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0774810B2 (ja) | 1995-08-09 |
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