JPH02118741A - ソフトウェアの暴走監視タイマ - Google Patents
ソフトウェアの暴走監視タイマInfo
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- JPH02118741A JPH02118741A JP63272217A JP27221788A JPH02118741A JP H02118741 A JPH02118741 A JP H02118741A JP 63272217 A JP63272217 A JP 63272217A JP 27221788 A JP27221788 A JP 27221788A JP H02118741 A JPH02118741 A JP H02118741A
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- 238000012544 monitoring process Methods 0.000 claims description 8
- 229910002056 binary alloy Inorganic materials 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 7
- 210000004899 c-terminal region Anatomy 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 101000860173 Myxococcus xanthus C-factor Proteins 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
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- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マイクロ・コンピュータの周辺ハードウェア
に関し、特にカウント値がオーバーフローするシステム
・リセット信号を発生させる機能をもつソフトウェアの
暴走監視タイマの回路構成に関する。
に関し、特にカウント値がオーバーフローするシステム
・リセット信号を発生させる機能をもつソフトウェアの
暴走監視タイマの回路構成に関する。
従来、この種のタイマは、主に第５図に示すように、ｋ
ビット・バイナリ・カウンタ５−１およびリセット制御
部５−２から構成されていた。
ビット・バイナリ・カウンタ５−１およびリセット制御
部５−２から構成されていた。
第５図の従来のソフトウェアの暴走監視タイマを具体例
で説明すると、以下のようになる。
で説明すると、以下のようになる。
まず、マイクロ・コンピュータに対し、外部から与えら
れるリセット信号によりシステム・リセットが行なわれ
る際、端子５−３にロウ・レベルが加わるものとする。
れるリセット信号によりシステム・リセットが行なわれ
る際、端子５−３にロウ・レベルが加わるものとする。
すると、リセット時には、リセット制御部５−２からは
ロウ・レベルの信号が出力される。従って、ロウ・アク
ティブのリセット端子をもつにビット・バイナリ・カウ
ンタ５−１．のカウント値は０に初期化される。
ロウ・レベルの信号が出力される。従って、ロウ・アク
ティブのリセット端子をもつにビット・バイナリ・カウ
ンタ５−１．のカウント値は０に初期化される。
端子５−４は、ソフトウェアによりにビット・バイナリ
・カウンタをリセットする命令を実行する際にロウ・レ
ベルとなる端子で、それ以外の時はハイ・レベルとなっ
ている。
・カウンタをリセットする命令を実行する際にロウ・レ
ベルとなる端子で、それ以外の時はハイ・レベルとなっ
ている。
この状態で、端子５−５にマイクロ・コンピュータの命
令サイクルに対して充分長い周期のクロックを加える。
令サイクルに対して充分長い周期のクロックを加える。
すると、マイクロ・コンピュータが何命名か実行すると
にビット・バイナリ・カラ〉・夕５−１のカウント値が
＋１される。そして、カウント値がオーバーフローする
前ににビット・バイナリ・カウンタ５−１をリセットす
る命令、即ち、端子５−４をロウ・レベルにする命令を
実行する。
にビット・バイナリ・カラ〉・夕５−１のカウント値が
＋１される。そして、カウント値がオーバーフローする
前ににビット・バイナリ・カウンタ５−１をリセットす
る命令、即ち、端子５−４をロウ・レベルにする命令を
実行する。
つまり、マイクロ・コンピュータが実行する命令の何ス
テップか毎に、ｋビット・バイナリ・カウンタ５−１を
リセットする命令を入れるという事である。以」−によ
り端子５−６は常にロウ・レベルに保たれる。もし、何
らかの理由でにビット・バイナリ・カウンタ５−１がリ
セットされずにオーバーフローして端子５−６がハイ・
レベルになった場合は、ソフトウェアが暴走した為にに
ビット・バイナリ・カウンタのリセットを行なう命令が
実行されなかったと判断する。
テップか毎に、ｋビット・バイナリ・カウンタ５−１を
リセットする命令を入れるという事である。以」−によ
り端子５−６は常にロウ・レベルに保たれる。もし、何
らかの理由でにビット・バイナリ・カウンタ５−１がリ
セットされずにオーバーフローして端子５−６がハイ・
レベルになった場合は、ソフトウェアが暴走した為にに
ビット・バイナリ・カウンタのリセットを行なう命令が
実行されなかったと判断する。
具体的には、マイクロ・コンピュータの回路構成として
、端子５−６がハイ・レベルになると、マイクロ・コン
ピュータに対して外部からリセット信号が加えられると
同等のシステム・リセット信号を発生させる様にしてお
く。従って、プログラムが暴走しつづける時間は、ｋビ
ット・バイナリ・カウンタ５−１がオーバー・フローす
るまでの時間だけという事になる。
、端子５−６がハイ・レベルになると、マイクロ・コン
ピュータに対して外部からリセット信号が加えられると
同等のシステム・リセット信号を発生させる様にしてお
く。従って、プログラムが暴走しつづける時間は、ｋビ
ット・バイナリ・カウンタ５−１がオーバー・フローす
るまでの時間だけという事になる。
しかし、この方式の従来のソフトウェアの暴走監視タイ
マは、以下の場合は、暴走を検出する事ができないとい
う欠点がある。
マは、以下の場合は、暴走を検出する事ができないとい
う欠点がある。
それは、ｋビット・バイナリ・カウンタ５−１をリセッ
トする命令を含む暴走無限ループに入ってしまった場合
であり、ｋビット・バイナリ・カウンタ５−１がオーバ
ーフローしない為、マイクロ・コンピュータの外部から
リセット信号を与えない限り、暴走しつづけるという欠
点がある。
トする命令を含む暴走無限ループに入ってしまった場合
であり、ｋビット・バイナリ・カウンタ５−１がオーバ
ーフローしない為、マイクロ・コンピュータの外部から
リセット信号を与えない限り、暴走しつづけるという欠
点がある。
本発明の目的は、上記欠点を除去し、暴走無限ループに
入った場合にも、実行している命令が暴走無限ループに
なっている事を判断し、システムリセット信号を発生さ
せる回路を提供することに有る。
入った場合にも、実行している命令が暴走無限ループに
なっている事を判断し、システムリセット信号を発生さ
せる回路を提供することに有る。
本発明のソフトウェアの暴走監視タイマの構成は、カラ
ンＩ〜・クロックによりカウントを続けるバーイナリ
カウンタがオーバーフローする以前に、該カウンタのカ
ウント値とソフトウェアでリセ・ソ１へし、オーバーフ
ローした場合にはシステムリセット信号を発生させる方
式のソフトウェアの暴走監視タイマにおいてにビット
バイナリ・カウンタと、該カウンタをソフトウェアでリ
セットする毎にリセット直前の第Ｑビット目から第ｍピ
ッ１−目までの（Ｏ≦η≦ｍ＜ｋ ）の値を格納するレ
ジスタと、該レジスタに格納される値が連続１１回四回
であれば、前記バイナリ・カウンタのソフトウェアによ
るリセットを無効にするリセット制御部を含んで構成さ
れることを特徴とする。
ンＩ〜・クロックによりカウントを続けるバーイナリ
カウンタがオーバーフローする以前に、該カウンタのカ
ウント値とソフトウェアでリセ・ソ１へし、オーバーフ
ローした場合にはシステムリセット信号を発生させる方
式のソフトウェアの暴走監視タイマにおいてにビット
バイナリ・カウンタと、該カウンタをソフトウェアでリ
セットする毎にリセット直前の第Ｑビット目から第ｍピ
ッ１−目までの（Ｏ≦η≦ｍ＜ｋ ）の値を格納するレ
ジスタと、該レジスタに格納される値が連続１１回四回
であれば、前記バイナリ・カウンタのソフトウェアによ
るリセットを無効にするリセット制御部を含んで構成さ
れることを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例の回路図であり、本実施
例はに、、ｆｆ、ｎｉ、ｎの値をそれぞれ、７．１，５
．３に選んだ場合の例である。
例はに、、ｆｆ、ｎｉ、ｎの値をそれぞれ、７．１，５
．３に選んだ場合の例である。
端子】−５は、マイクロ・コンピュータに対して外部よ
りリセッＩ・信号を与える事によりロウ・レベルになり
、リセットの解除とと６にハイ・レベルになるものとす
る。即ち、マイクロ・コンピュータのシステム・リセッ
ト時にロウ・レベルになる。端子１−５がロウ・レベル
になると、２人力ＡＮＤゲート１−６の出力もロウ・レ
ベルになる。すると、端子１−５が直接ロウ・アクティ
ブのリセット端子に接続されたＤ型フリップ・フロップ
１−７１〜１−７５．１−８１〜１−８５゜］、 −９
１−１−９５のＱ出力がロウ・レベルとなり、また２人
力ＡＮＤゲート１−６の出力がロウ・アクティブのリセ
ット端子に接続された７ビツト・バイナリ・カウンタ１
−１のカウント値が０にリセットされる。従って、３人
力ＡＮＤゲート１−１０１〜］、−１０５および３人力
ＮＯＲゲー１−１−１１１〜１−１１５のそれぞれの３
本の入力全てがロウ・レベルとなり、結果としてＯＲゲ
ート１１２１〜１−１２５の出力がハイ・レベルに、５
人力ＮＡＮＤゲート１−１３の出力がロウ・レベルに、
２人力ＮＡＮＤゲート１−１７の出力がハイ・レベルに
それぞれ固定される。
りリセッＩ・信号を与える事によりロウ・レベルになり
、リセットの解除とと６にハイ・レベルになるものとす
る。即ち、マイクロ・コンピュータのシステム・リセッ
ト時にロウ・レベルになる。端子１−５がロウ・レベル
になると、２人力ＡＮＤゲート１−６の出力もロウ・レ
ベルになる。すると、端子１−５が直接ロウ・アクティ
ブのリセット端子に接続されたＤ型フリップ・フロップ
１−７１〜１−７５．１−８１〜１−８５゜］、 −９
１−１−９５のＱ出力がロウ・レベルとなり、また２人
力ＡＮＤゲート１−６の出力がロウ・アクティブのリセ
ット端子に接続された７ビツト・バイナリ・カウンタ１
−１のカウント値が０にリセットされる。従って、３人
力ＡＮＤゲート１−１０１〜］、−１０５および３人力
ＮＯＲゲー１−１−１１１〜１−１１５のそれぞれの３
本の入力全てがロウ・レベルとなり、結果としてＯＲゲ
ート１１２１〜１−１２５の出力がハイ・レベルに、５
人力ＮＡＮＤゲート１−１３の出力がロウ・レベルに、
２人力ＮＡＮＤゲート１−１７の出力がハイ・レベルに
それぞれ固定される。
マイクロ・コンピュータのシステム・リセットが解除さ
れ、端子〕−５の論理値はハイ・レベルになると、２人
力ＡＮＤゲート１−６の出力はハイ・レベルとなり、７
ビツト・バイナリ・カウンタ１−１およびＤ型フリップ
・フロップ１−７１〜１−７５．１−８１〜１−８５．
１−９１〜１９５のリセットが解除される。リセットが
解除されると、７ビツト・バイナリ・カウンタ１−１は
、端子１−４に与えられるクロックによってカウントを
開始する。このクロックは、システム・クロックを分周
してつくる低い周波数のクロックである。また、同時に
、マイクロ・コンピュータは命令の実行を開始する。マ
イクロ・コンピュータの命令セットの中には、あらかじ
め７ビツト・バイナリ・カウンタ１−１をリセットする
命令を用意しておき、制御および演算等を行なう命令の
所々にそう人して７ビツト・バイナリ・カウンタ１−１
がオーバーフローしない様にリセットする。
れ、端子〕−５の論理値はハイ・レベルになると、２人
力ＡＮＤゲート１−６の出力はハイ・レベルとなり、７
ビツト・バイナリ・カウンタ１−１およびＤ型フリップ
・フロップ１−７１〜１−７５．１−８１〜１−８５．
１−９１〜１９５のリセットが解除される。リセットが
解除されると、７ビツト・バイナリ・カウンタ１−１は
、端子１−４に与えられるクロックによってカウントを
開始する。このクロックは、システム・クロックを分周
してつくる低い周波数のクロックである。また、同時に
、マイクロ・コンピュータは命令の実行を開始する。マ
イクロ・コンピュータの命令セットの中には、あらかじ
め７ビツト・バイナリ・カウンタ１−１をリセットする
命令を用意しておき、制御および演算等を行なう命令の
所々にそう人して７ビツト・バイナリ・カウンタ１−１
がオーバーフローしない様にリセットする。
リセットを行なう為のハード上の手続きは以下の通りで
ある。
ある。
７ビツト・バイナリ・カウンタ１−１をリセットする命
令を実行すると、第３図に示すタイミングでＡとＢの信
号を発生する様に、マイクロ・コンピュータのハードを
構成し、Ａ信号を端子１−１５に、また、Ｂ信号を端子
１−１４に与える。
令を実行すると、第３図に示すタイミングでＡとＢの信
号を発生する様に、マイクロ・コンピュータのハードを
構成し、Ａ信号を端子１−１５に、また、Ｂ信号を端子
１−１４に与える。
今、７ビツト・バイナリ・カウンタ１−１の第１ビツト
に注目すると、信号Ａによって第１ビツトのＱ出力の値
がＤ型フリップ・フロップ１−７５に格納され、同時に
、Ｄ型フリップ・フロップ１−７５のＱ出力の値がＤ型
フリップ・フロップ１−８５に、また、１−８５の値が
１−９５にそれぞれ格納される。同様の手続きが、第２
ビツトから第５ビツトにも適用される。即ち、信号Ａに
よって、７ビツト・バイナリ・カウンタ１−１のカラン
）・値の第１ビツトから第５ビツトの値が、Ｄ型フリッ
プ・フロップ１−７５〜１−７１へ転送される。
に注目すると、信号Ａによって第１ビツトのＱ出力の値
がＤ型フリップ・フロップ１−７５に格納され、同時に
、Ｄ型フリップ・フロップ１−７５のＱ出力の値がＤ型
フリップ・フロップ１−８５に、また、１−８５の値が
１−９５にそれぞれ格納される。同様の手続きが、第２
ビツトから第５ビツトにも適用される。即ち、信号Ａに
よって、７ビツト・バイナリ・カウンタ１−１のカラン
）・値の第１ビツトから第５ビツトの値が、Ｄ型フリッ
プ・フロップ１−７５〜１−７１へ転送される。
転送が完了すると、信号Ｂがハイ・レベルになる以前に
５人力ＮＡＮＤゲート１−１３の出力が決定する。例え
ば、今、Ｄ型フリップ・フロップ］−７５〜１−７１の
Ｑ出力の値が順にハイ、ロウ、ハイ、ロウ、ハイのレベ
ルであるとする。すると、先のシステム・リセットによ
ってＤ型フリップ・フロップ１−８５〜１−８１．．１
−９５〜１−９１のＱ出力はロウ・レベルであるので、
２人力ＯＲゲー１−１−１２５〜１−１２１の出力は順
にロウ、ハイ、ロウ、ハイ、ロウのレベルとなり、５人
力ＮＡＮＤゲート１−１３の出力はハイ・レベルになる
。従って、信号Ｂによって、２人力ＮＡＮＤゲート１−
１７の出力がロウ・レベルに、また２人力ＡＮＤゲート
１−６の出力もロウ・レベルとなり、７ビツト・バイナ
リ・カウンタＪ、−１のカウント値が０にリセットされ
る。
５人力ＮＡＮＤゲート１−１３の出力が決定する。例え
ば、今、Ｄ型フリップ・フロップ］−７５〜１−７１の
Ｑ出力の値が順にハイ、ロウ、ハイ、ロウ、ハイのレベ
ルであるとする。すると、先のシステム・リセットによ
ってＤ型フリップ・フロップ１−８５〜１−８１．．１
−９５〜１−９１のＱ出力はロウ・レベルであるので、
２人力ＯＲゲー１−１−１２５〜１−１２１の出力は順
にロウ、ハイ、ロウ、ハイ、ロウのレベルとなり、５人
力ＮＡＮＤゲート１−１３の出力はハイ・レベルになる
。従って、信号Ｂによって、２人力ＮＡＮＤゲート１−
１７の出力がロウ・レベルに、また２人力ＡＮＤゲート
１−６の出力もロウ・レベルとなり、７ビツト・バイナ
リ・カウンタＪ、−１のカウント値が０にリセットされ
る。
万一、７ビツト・バイナリ・カウンタ１−１のカウント
値がオーバーフローしてしまった場合、マイクロ・コン
ピュータの命令実行のシーケンスがくずれ、暴走してし
まったとして、端子１−１６から出力されるハイ・レベ
ル信号−をもにしてマイクロ・コンピュータにシステム
・リセットをかける。これは、従来の回路の動作ヒ同一
である。
値がオーバーフローしてしまった場合、マイクロ・コン
ピュータの命令実行のシーケンスがくずれ、暴走してし
まったとして、端子１−１６から出力されるハイ・レベ
ル信号−をもにしてマイクロ・コンピュータにシステム
・リセットをかける。これは、従来の回路の動作ヒ同一
である。
もし、プログラムの暴走が無限ルーアとなり、かつ、そ
のループの中に７ビツト・バーイナリ・カンウンタ１−
１をリセットする命令が含まれていた場合は、次のよう
な動作となる。
のループの中に７ビツト・バーイナリ・カンウンタ１−
１をリセットする命令が含まれていた場合は、次のよう
な動作となる。
無限ループを形成するという事は、７ビツト・バイナリ
・カンウンタ１−１がリセットされる時のカウント値も
常に同一であると考えられる。
・カンウンタ１−１がリセットされる時のカウント値も
常に同一であると考えられる。
すると、今まで説明してきた手続きをとると、第１ビツ
トに関してはＤ型フリップ・フロツブ］−７５と、］−
８５と、１−９５のＱ出力が無限ループを３回まわると
一致する。第２と・ｙ １”から第５ビツトについても
同様である。すると、結果として、２人力ＯＲゲー１−
１−１２５〜１−１２１の出力が全てハイ・レベルとな
り、５人力ＮＡＮＤゲート１−１３の出力がロウ・レベ
ルとなる。従って、無限ループの３周目の７ビツト・バ
イナリ・カウンタ１−１をリセットする命令の信号Ｂは
、２人力ＮＡＮＤゲート１−１７の信号Ｂが入力される
もう一方の側が、ロウ・レベルであるので、２人力ＮＡ
ＮＤゲート１−１７の出力はハイ・レベルのままとなり
、７ビツト・バイナリ・カウンタ】−１はリセットされ
ず、オーバーフローして端子１−１６がハイ・レベルと
なってシステムリセッＩ−がかかり、無限ループを抜け
ることができる。
トに関してはＤ型フリップ・フロツブ］−７５と、］−
８５と、１−９５のＱ出力が無限ループを３回まわると
一致する。第２と・ｙ １”から第５ビツトについても
同様である。すると、結果として、２人力ＯＲゲー１−
１−１２５〜１−１２１の出力が全てハイ・レベルとな
り、５人力ＮＡＮＤゲート１−１３の出力がロウ・レベ
ルとなる。従って、無限ループの３周目の７ビツト・バ
イナリ・カウンタ１−１をリセットする命令の信号Ｂは
、２人力ＮＡＮＤゲート１−１７の信号Ｂが入力される
もう一方の側が、ロウ・レベルであるので、２人力ＮＡ
ＮＤゲート１−１７の出力はハイ・レベルのままとなり
、７ビツト・バイナリ・カウンタ】−１はリセットされ
ず、オーバーフローして端子１−１６がハイ・レベルと
なってシステムリセッＩ−がかかり、無限ループを抜け
ることができる。
本実施例において５Ｄ型フリツプ・フロップに第０ビツ
トの内容を格納しないのは、無限ループの１回の時間が
ループをまわる毎に多少違っていても無限ループと判断
できるようにする処置であり、また、第６ビツトを格納
しないのは、オーバーフローしない限り、第６ビツトの
Ｑ出力がハイ・レベルにならないからである。
トの内容を格納しないのは、無限ループの１回の時間が
ループをまわる毎に多少違っていても無限ループと判断
できるようにする処置であり、また、第６ビツトを格納
しないのは、オーバーフローしない限り、第６ビツトの
Ｑ出力がハイ・レベルにならないからである。
本回路の性質として、同一の周期で７ビツト・バイナリ
・カウンタ１−１がリセットされると、それが正常な命
令実行のシーケンスであっても、暴走したと判断してし
まう点があげられる。従って、７ビツ１−・バイナリ・
カウンタ１−１のリセッ１〜命令の実行は不定期に行な
わなければならない。
・カウンタ１−１がリセットされると、それが正常な命
令実行のシーケンスであっても、暴走したと判断してし
まう点があげられる。従って、７ビツ１−・バイナリ・
カウンタ１−１のリセッ１〜命令の実行は不定期に行な
わなければならない。
第２図は、本発明の第２の実施例の回路図であり、本実
施例はに、１．ｍ、ｎの値をそれぞれ、７．１．５．５
に選んだ場合の例である。
施例はに、１．ｍ、ｎの値をそれぞれ、７．１．５．５
に選んだ場合の例である。
端子２−５は、通常ハイ・レベルでマイクロ・コンピュ
ータのシステム・リセット時にロウ・レベルとなるもの
とする。端子２−５がロウ・レベルになると、２人力Ａ
ＮＤゲート２−６の出力もロウ・レベルとなり、７ビツ
ト・バイナリ・カウンタの２−１のカウント値がＯに、
また、Ｄ型フリップ・フロップ２−７１〜２−７５のＱ
出力およびフリップ・フロップ２−１４．２−１５，２
１６で構成される３ビツト・バイナリ・カウンタのＱ出
力がロウ・レベルにリセットされる。従って、ＥＸＮＯ
Ｒゲート２−８１〜２−８５の出力がハイ・レベルに、
５人力ＡＮＤゲートの出力がハイ・レベルに、３人力Ｎ
ＡＮＤゲート２−１７の出力がハイ・レベルに、それぞ
れ固定される。
ータのシステム・リセット時にロウ・レベルとなるもの
とする。端子２−５がロウ・レベルになると、２人力Ａ
ＮＤゲート２−６の出力もロウ・レベルとなり、７ビツ
ト・バイナリ・カウンタの２−１のカウント値がＯに、
また、Ｄ型フリップ・フロップ２−７１〜２−７５のＱ
出力およびフリップ・フロップ２−１４．２−１５，２
１６で構成される３ビツト・バイナリ・カウンタのＱ出
力がロウ・レベルにリセットされる。従って、ＥＸＮＯ
Ｒゲート２−８１〜２−８５の出力がハイ・レベルに、
５人力ＡＮＤゲートの出力がハイ・レベルに、３人力Ｎ
ＡＮＤゲート２−１７の出力がハイ・レベルに、それぞ
れ固定される。
システム・リセットが解除されると、端子２−５はハイ
・レベルとなり、７ビツト・バイナリ・カウンタ２−４
．Ｄ型フリップ・フロップ２−７１〜：２−７５および
バイナリ・クリップ・フロップ２−１４ １−１５．２
−１６のリセットが解除される。リセットが解除される
と、７ビ・ント・バイナリ・カウンタ２−１は、端子２
−４に与えられるクロックによってカウントを開始する
。同時に、マイクロ・コンピュータは命令の実行を開始
する。そして、第一の実施例と同様に、７ビツト・バイ
ナリ・カウンタ２−１をリセットる命令によってオーバ
ーフローしないようにする。
・レベルとなり、７ビツト・バイナリ・カウンタ２−４
．Ｄ型フリップ・フロップ２−７１〜：２−７５および
バイナリ・クリップ・フロップ２−１４ １−１５．２
−１６のリセットが解除される。リセットが解除される
と、７ビ・ント・バイナリ・カウンタ２−１は、端子２
−４に与えられるクロックによってカウントを開始する
。同時に、マイクロ・コンピュータは命令の実行を開始
する。そして、第一の実施例と同様に、７ビツト・バイ
ナリ・カウンタ２−１をリセットる命令によってオーバ
ーフローしないようにする。
リセットを行なう手続きについて第一の実施例とは異な
り、以下のようになる。
り、以下のようになる。
７ビツト・バイナリ・カウンタ２−１をリセットする命
令を実行すると、第４図に示すタイミングでＡ、Ｂ、Ｃ
の信号を発生する様に、マイクロ・コンピュータのハー
ドを構成し、Ａ信号を端子２−２０に、Ｂ信号を端子２
−２１に、Ｃ信号を端子２−２２に、それぞれ与える。
令を実行すると、第４図に示すタイミングでＡ、Ｂ、Ｃ
の信号を発生する様に、マイクロ・コンピュータのハー
ドを構成し、Ａ信号を端子２−２０に、Ｂ信号を端子２
−２１に、Ｃ信号を端子２−２２に、それぞれ与える。
ＥＸＮＯＲ２８１〜２−８５は、先にリセットされたＤ
型フリップ・フロップ２−７１〜２−７５のＱ出力と、
カウントをつづける７ビツト・バイナリ、カウンタ２−
１の第１ビツトから第５ビツトの値とを逐時比較し、一
致したらハイ・レベルを出力する。
型フリップ・フロップ２−７１〜２−７５のＱ出力と、
カウントをつづける７ビツト・バイナリ、カウンタ２−
１の第１ビツトから第５ビツトの値とを逐時比較し、一
致したらハイ・レベルを出力する。
従って、５人力ＡＮＤゲート２−９は、その比較を行な
う全ビットが一致したらハイ・レベルを出力する。５人
力ＡＮＤゲート２−９の出力が確定している状態で信号
Ａがハイ・レベルになり、再びロウ・レベルになると、
５人力ＡＮＤゲート２−９の出力がハイ・レベルであれ
ば、２人力ＡＮＤゲート２−１．１の出力は信号Ａと同
一の信号が現れる。また、２人力ＡＮＤゲート２−１３
の出力はハイ・レベルのままとなる。逆に、５人力ＡＮ
Ｄゲート２−９の出力がロウ・レベルであれば、２人力
ＡＮＤゲート２−１１の出力はロウ・レベルのままとな
り、２人力ＡＮＤゲート２−１３の出力には信号Ａの反
転の信号が現れる。
う全ビットが一致したらハイ・レベルを出力する。５人
力ＡＮＤゲート２−９の出力が確定している状態で信号
Ａがハイ・レベルになり、再びロウ・レベルになると、
５人力ＡＮＤゲート２−９の出力がハイ・レベルであれ
ば、２人力ＡＮＤゲート２−１．１の出力は信号Ａと同
一の信号が現れる。また、２人力ＡＮＤゲート２−１３
の出力はハイ・レベルのままとなる。逆に、５人力ＡＮ
Ｄゲート２−９の出力がロウ・レベルであれば、２人力
ＡＮＤゲート２−１１の出力はロウ・レベルのままとな
り、２人力ＡＮＤゲート２−１３の出力には信号Ａの反
転の信号が現れる。
即ち、信号Ａによって７ビツト・バイナリ・カウンタ２
−１のカウント値とＤ型フリップ・フロップの格納値が
一致すると、バイナリ・フリップ・フロップ２−１４〜
２−１６で構成するバイナリカウンタのカウント値を＋
１する。一致しない時は、カウント値をＯにリセットす
る０次に、信号Ｂによって、今、比較した７ビツト・バ
イナリ・カウンタ２−１のカウント値の第１ビツト目か
ら第５ビツト目までの値をＤ型フリップ・フロップ２−
７１〜２−７５に転送する。最後に、信号Ｃによって７
ビツト・バイナリ・カウンタ２−１をリセットする。信
号Ｃが入力される２人力ＮＡＮＤゲート２−１０のもう
一方の入力には、３人力ＮＡＮＤゲート２−１７の出力
が接続されており、Ｄ型フリップ・フロップ２−１４〜
２−１６のＱ出力が順にハイ、ロウ、ハイ、のレベルに
なっている時にのみ３人力ＮＡＮＤゲート２−１７の出
力がロウ・レベルとなる。即ち、通常の状態においては
、信号Ｃによって、７ビツト・バイナリ・カウンタ２−
１がリセットされることになる。
−１のカウント値とＤ型フリップ・フロップの格納値が
一致すると、バイナリ・フリップ・フロップ２−１４〜
２−１６で構成するバイナリカウンタのカウント値を＋
１する。一致しない時は、カウント値をＯにリセットす
る０次に、信号Ｂによって、今、比較した７ビツト・バ
イナリ・カウンタ２−１のカウント値の第１ビツト目か
ら第５ビツト目までの値をＤ型フリップ・フロップ２−
７１〜２−７５に転送する。最後に、信号Ｃによって７
ビツト・バイナリ・カウンタ２−１をリセットする。信
号Ｃが入力される２人力ＮＡＮＤゲート２−１０のもう
一方の入力には、３人力ＮＡＮＤゲート２−１７の出力
が接続されており、Ｄ型フリップ・フロップ２−１４〜
２−１６のＱ出力が順にハイ、ロウ、ハイ、のレベルに
なっている時にのみ３人力ＮＡＮＤゲート２−１７の出
力がロウ・レベルとなる。即ち、通常の状態においては
、信号Ｃによって、７ビツト・バイナリ・カウンタ２−
１がリセットされることになる。
ここで、第一の実施例と同様にプログラムが暴走し、７
ビツト・バイナリ・カウンタ２−１をリセットする命令
を含む無効ループに入った場合を考える。
ビツト・バイナリ・カウンタ２−１をリセットする命令
を含む無効ループに入った場合を考える。
７ビツト・バイナリ・カウンタ２−１の第１ビツトから
第５ビツトの値が同一の値で５回リセットされると、バ
イナリフリップ・フロップ２−１４〜２−１６のＱ出力
の値が順にハイ、ロウ、ハイのレベルとなり、３人力Ｎ
ＡＮＤゲート２−１７の出力がロウ・レベルになる。す
ると、６回目の７ビツト・バイナリ・カウンタ２−１の
リセット命令を実行しても、２人力ＮＡＮＤゲート２−
１０の出力は、ハイ・レベルに固定され、７ビツト・バ
イナリ・カウンタ２−１はリセットされず、オーバーフ
ローをおこして端子２−２３をハイ・レベルにし、第一
の実施例と同様にシステム・リセットをかける。
第５ビツトの値が同一の値で５回リセットされると、バ
イナリフリップ・フロップ２−１４〜２−１６のＱ出力
の値が順にハイ、ロウ、ハイのレベルとなり、３人力Ｎ
ＡＮＤゲート２−１７の出力がロウ・レベルになる。す
ると、６回目の７ビツト・バイナリ・カウンタ２−１の
リセット命令を実行しても、２人力ＮＡＮＤゲート２−
１０の出力は、ハイ・レベルに固定され、７ビツト・バ
イナリ・カウンタ２−１はリセットされず、オーバーフ
ローをおこして端子２−２３をハイ・レベルにし、第一
の実施例と同様にシステム・リセットをかける。
以上のようにして、無限ループから抜けることができる
。
。
以上説明したように本発明は、マイクロ・コンピュータ
のシステムクロックを分周してつくるカウント・クロッ
クによりカウントをつづけるにビット・バイナリ・カウ
ンタと、そのカウンタをソフトウェアでリセットする毎
にリセット直前の第１ビツト目から第ｍビット目まで（
０≦１≦ｍくｋ）の値を格納するレジスタと、更にその
レジスタに格納される値が連続ｎ回向−であれば、ｋビ
ット・バイナリ・カウンタのソフトウェアによるリセッ
トを無効にするリセット制御部を備える事により、従来
の暴走監視タイマの機能に加えて、プログラムの暴走か
にビット・バイナリ・カウンタをリセットする命令を含
む無限ループであっても、プログラムの暴走を検出でき
る効果がある。
のシステムクロックを分周してつくるカウント・クロッ
クによりカウントをつづけるにビット・バイナリ・カウ
ンタと、そのカウンタをソフトウェアでリセットする毎
にリセット直前の第１ビツト目から第ｍビット目まで（
０≦１≦ｍくｋ）の値を格納するレジスタと、更にその
レジスタに格納される値が連続ｎ回向−であれば、ｋビ
ット・バイナリ・カウンタのソフトウェアによるリセッ
トを無効にするリセット制御部を備える事により、従来
の暴走監視タイマの機能に加えて、プログラムの暴走か
にビット・バイナリ・カウンタをリセットする命令を含
む無限ループであっても、プログラムの暴走を検出でき
る効果がある。
従って、マイクロ・コンピュータにより制御を行なう系
における動作の信頼性をより向上する事ができる。
における動作の信頼性をより向上する事ができる。
第１図および第２図は本発明の第１および第２の実施例
の回路図、第３図は第１の実施例で使用する信号のタイ
ミング図、第４図は第２の実施例で使用する信号のタイ
ミング図、第５図は従来の例の回路図である。 １−１・・・７ビツト・バイナリ・カウンタ、１−２・
・・バイナリ・カウンタ１−１がリセットされる直前の
第１ビツトから第５ビツトの値を格納するレジスタ、１
−３・・・リセット制御部、１−４・・・システム・ク
ロックを分周してつくるカウント・クロック入力端子、
１−５・・・マイクロ・コンピュータのシステム・リセ
ット時にロウ・レベルになる端子、１−６・・・２人力
Ａ Ｎ Ｄデー１〜．１−７１〜１−７５． １ −８
１〜１−８５ １−９１〜１９５・・・Ｒ端子がロウ
・Ｌ・ベルになるとＱ出力がロウ・ｌ／ベルにリセット
され、Ｃ端子に与えられる信号の立ＦがりエツジでＤ端
子から入力されるデータがＣ端子へ伝わるＤ型フリップ
・フロップ、］、−１０１〜４−１０５・・・３人力Ａ
、 Ｎ Ｄゲート、１− ｉ ］、 １〜４−１１５・
・・３人力ＮＯＲゲート・、１−１２１〜１−１２５・
・・２人力ＯＲゲート、■−１３・・・５人力ＮＡＮＤ
ゲート、１−１４・・・バイナリ・カウンタ１−１をリ
セットする命令を実行する際、第３図の信号Ｂが与えら
れる端子、１−１５・・・１−１４と同様に信号へが与
えられる端子、］、 −１６・・・バイナリ・カウンタ
メ最高位ビ・ソトのＱ出力端子、１−１７・・・２人力
ＮＡＮＤゲート、２−１・・・７ビツト・バイナリ・カ
ウンタ、２２・・・バイナリ・カウンタ・２−１がリセ
ットされる直前の第１ビツトから第５ビツトの値を格納
するレジスタ、２−３・・・リセッＩ・制御部、２−４
・・・カウント・クロック入力端子、２−５・・・マイ
クロ・コンピュータのシステム・リセット時にロウ・レ
ベルになる端子、２−６・・・２人力ＡＮＤゲー）−１
２−７１〜２−７５・・・Ｄ型フリップ・クロップ、２
−８１〜２−８５・・・ＥＸＮＯＲゲート（排他的論理
和の反転）２−９・・・５人力ＡＮＤゲート、２−１０
・・・入力ＮＡＮＤゲート、１−１１・・・２人力ＡＮ
Ｄゲート、２−１２・・・インバータ、２−１３・・・
２人力ＡＮＤゲー）・、２−１４．２−１５．１−１６
・・・Ｃ，Ｃ端子に反転関係のクロックを入れ、Ｃ端子
に与えられるクロックの立−１ニリエツジ毎に、Ｑ出力
を反転また、Ｒ端子にロウ・レベルの信号を与えるとＱ
出力がロウ・１／ベルにリセッ■−・されるバイナリ・
フリップ・フロ・γプ、２−１７・・・３人力ＮＡＮＤ
ゲート、２−１．８・・２人力ＮＡＮＤゲート、２−１
９・・・インバ・−１り、２−２０・・・バイナリ・カ
ウンタ２−１をリセットする命令を実行する際、第４図
の信号Ａが与えられる端子、２−２３・・・１−２０と
同様に信号Ｂが与えられる端子、２−２２・・・１−２
０と同様に信号Ｃが与えられる端子、２−２３・・・バ
イナリ・カウンタの最高位ビットのＱ出力端子、５−１
・・・ｋピッ１へ・バイナリ・カウンタ、５−２・・・
リセット制御部、５−３・・・マイクロ・コンピュータ
のシステムリセッ１−時にロウ・レベルになる端子、５
−４・・ｋビット・バイナリ・カウンタをリセッＩ・す
る命令を実行すると、−時的にロウ・レベルとなる端子
、５−５・・・カウント・クロック入力端子、５６・−
・バイナリ・カウンタの最高位ビットのＱ出勾。
の回路図、第３図は第１の実施例で使用する信号のタイ
ミング図、第４図は第２の実施例で使用する信号のタイ
ミング図、第５図は従来の例の回路図である。 １−１・・・７ビツト・バイナリ・カウンタ、１−２・
・・バイナリ・カウンタ１−１がリセットされる直前の
第１ビツトから第５ビツトの値を格納するレジスタ、１
−３・・・リセット制御部、１−４・・・システム・ク
ロックを分周してつくるカウント・クロック入力端子、
１−５・・・マイクロ・コンピュータのシステム・リセ
ット時にロウ・レベルになる端子、１−６・・・２人力
Ａ Ｎ Ｄデー１〜．１−７１〜１−７５． １ −８
１〜１−８５ １−９１〜１９５・・・Ｒ端子がロウ
・Ｌ・ベルになるとＱ出力がロウ・ｌ／ベルにリセット
され、Ｃ端子に与えられる信号の立ＦがりエツジでＤ端
子から入力されるデータがＣ端子へ伝わるＤ型フリップ
・フロップ、］、−１０１〜４−１０５・・・３人力Ａ
、 Ｎ Ｄゲート、１− ｉ ］、 １〜４−１１５・
・・３人力ＮＯＲゲート・、１−１２１〜１−１２５・
・・２人力ＯＲゲート、■−１３・・・５人力ＮＡＮＤ
ゲート、１−１４・・・バイナリ・カウンタ１−１をリ
セットする命令を実行する際、第３図の信号Ｂが与えら
れる端子、１−１５・・・１−１４と同様に信号へが与
えられる端子、］、 −１６・・・バイナリ・カウンタ
メ最高位ビ・ソトのＱ出力端子、１−１７・・・２人力
ＮＡＮＤゲート、２−１・・・７ビツト・バイナリ・カ
ウンタ、２２・・・バイナリ・カウンタ・２−１がリセ
ットされる直前の第１ビツトから第５ビツトの値を格納
するレジスタ、２−３・・・リセッＩ・制御部、２−４
・・・カウント・クロック入力端子、２−５・・・マイ
クロ・コンピュータのシステム・リセット時にロウ・レ
ベルになる端子、２−６・・・２人力ＡＮＤゲー）−１
２−７１〜２−７５・・・Ｄ型フリップ・クロップ、２
−８１〜２−８５・・・ＥＸＮＯＲゲート（排他的論理
和の反転）２−９・・・５人力ＡＮＤゲート、２−１０
・・・入力ＮＡＮＤゲート、１−１１・・・２人力ＡＮ
Ｄゲート、２−１２・・・インバータ、２−１３・・・
２人力ＡＮＤゲー）・、２−１４．２−１５．１−１６
・・・Ｃ，Ｃ端子に反転関係のクロックを入れ、Ｃ端子
に与えられるクロックの立−１ニリエツジ毎に、Ｑ出力
を反転また、Ｒ端子にロウ・レベルの信号を与えるとＱ
出力がロウ・１／ベルにリセッ■−・されるバイナリ・
フリップ・フロ・γプ、２−１７・・・３人力ＮＡＮＤ
ゲート、２−１．８・・２人力ＮＡＮＤゲート、２−１
９・・・インバ・−１り、２−２０・・・バイナリ・カ
ウンタ２−１をリセットする命令を実行する際、第４図
の信号Ａが与えられる端子、２−２３・・・１−２０と
同様に信号Ｂが与えられる端子、２−２２・・・１−２
０と同様に信号Ｃが与えられる端子、２−２３・・・バ
イナリ・カウンタの最高位ビットのＱ出力端子、５−１
・・・ｋピッ１へ・バイナリ・カウンタ、５−２・・・
リセット制御部、５−３・・・マイクロ・コンピュータ
のシステムリセッ１−時にロウ・レベルになる端子、５
−４・・ｋビット・バイナリ・カウンタをリセッＩ・す
る命令を実行すると、−時的にロウ・レベルとなる端子
、５−５・・・カウント・クロック入力端子、５６・−
・バイナリ・カウンタの最高位ビットのＱ出勾。
Claims (1)
- カウント・クロックによりカウントを続けるバイナリ・
カウンタがオーバーフローする以前に、該カウンタのカ
ウント値をソフトウェアでリセットし、オーバーフロー
した場合にはシステム・リセット信号を発生させる方式
のソフトウェアの暴走監視タイマにおいて、ｋビット・
バイナリ・カウンタと、該カウンタをソフトウェアでリ
セットする毎にリセット直前の第ｊビット目から第ｍビ
ット目までの（０≦ｊ≦ｍ＜ｋ）の値を格納するレジス
タと、該レジスタに格納される値が連続ｎ回同一であれ
ば、前記バイナリ・カウンタのソフトウェアによるリセ
ットを無効にするリセット制御部を含むことを特徴とす
るソフトウェアの暴走監視タイマ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63272217A JPH0743658B2 (ja) | 1988-10-27 | 1988-10-27 | ソフトウェアの暴走監視タイマ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63272217A JPH0743658B2 (ja) | 1988-10-27 | 1988-10-27 | ソフトウェアの暴走監視タイマ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02118741A true JPH02118741A (ja) | 1990-05-07 |
| JPH0743658B2 JPH0743658B2 (ja) | 1995-05-15 |
Family
ID=17510745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63272217A Expired - Lifetime JPH0743658B2 (ja) | 1988-10-27 | 1988-10-27 | ソフトウェアの暴走監視タイマ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0743658B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU2002304276A1 (en) | 2001-06-11 | 2002-12-23 | Moshe Ben-Chorin | Device, system and method for color display |
| US8289266B2 (en) | 2001-06-11 | 2012-10-16 | Genoa Color Technologies Ltd. | Method, device and system for multi-color sequential LCD panel |
| EP1660937A2 (en) | 2003-08-04 | 2006-05-31 | Genoa Color Technologies Ltd. | Multi-primary color display |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6133552A (ja) * | 1984-07-25 | 1986-02-17 | Nec Corp | 情報処理装置 |
| JPS6359637A (ja) * | 1986-08-29 | 1988-03-15 | Nec Corp | プロセツサの動作監視回路 |
-
1988
- 1988-10-27 JP JP63272217A patent/JPH0743658B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6133552A (ja) * | 1984-07-25 | 1986-02-17 | Nec Corp | 情報処理装置 |
| JPS6359637A (ja) * | 1986-08-29 | 1988-03-15 | Nec Corp | プロセツサの動作監視回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0743658B2 (ja) | 1995-05-15 |
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