JPH0113129B2 - - Google Patents
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- JPH0113129B2 JPH0113129B2 JP55045492A JP4549280A JPH0113129B2 JP H0113129 B2 JPH0113129 B2 JP H0113129B2 JP 55045492 A JP55045492 A JP 55045492A JP 4549280 A JP4549280 A JP 4549280A JP H0113129 B2 JPH0113129 B2 JP H0113129B2
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- register
- bit
- multiplication
- data
- accumulator
- Prior art date
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/523—Multiplying only
- G06F7/527—Multiplying only in serial-parallel fashion, i.e. one operand being entered serially and the other in parallel
- G06F7/5272—Multiplying only in serial-parallel fashion, i.e. one operand being entered serially and the other in parallel with row wise addition of partial products
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Description
【発明の詳細な説明】
本発明は算術論理演算器を用いた乗算回路等に
用いられる演算回路に関する。
用いられる演算回路に関する。
従来、例えばマイクロコンピユータ等で使われ
る２進数乗算回路は第１図に示すような構造のも
ので、８ビツトのデータバス１を介して被乗数レ
ジスタ２及び乗数レジスタ３に８ビツトの被乗数
及び８ビツトの乗数が設定され、最終的に乗算結
果が設定される８ビツトのアキユムレータ６の内
容はまず“０”にクリアされる。被乗数レジスタ
２内の各８ビツトデータは対応する８個のAND
ゲートの一入力端に接続され、これら８個の
ANDゲートの他の入力端には乗数レジスタの最
下位ビツトが共通に接続される。図では８個の
ANDゲートを１個のANDゲート４で代表させて
いる。今、乗数レジスタ３の最下位ビツトが
“１”の時は、ANDゲート４が導通してアキユム
レータ６の８ビツトデータと被乗数レジスタ２の
８ビツトデータとが加算装置５に送られて、ここ
で加算され、その時の加算結果が出力端Ｓからア
キユムレータ６に入力されて一時格納（ストア）
される。次にシフトパルス信号が発生されて、ア
キユムレータ６及び乗数レジスタ３の各データは
１ビツト右にシフトされる。即ち、最下位ビツト
が切り捨てられ、その上位ビツトが最下位ビツト
位置に設定される。一方、乗数レジスタ３の最下
位ビツトが“０”の時には、ANDゲート４はす
べて遮断され、アキユムレータ６の出力が加算装
置５を経てそのままの内容で再度アキユムレータ
６にストアされる。この時にもシフトパルスによ
りアキユムレータ６と乗数レジスタ３は共に１ビ
ツト右シフトされる。かかる操作が乗数レジスタ
３のビツト数だけ繰り返されることにより、８ビ
ツト×８ビツトの２進の乗算結果のうち上位８ビ
ツトがアキユムレータ６に得られる。この例はマ
イクロコンピユータが乗算結果のうち上位８ビツ
トを得られればよい場合を示したものである。こ
こでかかる動作を詳細にタイミングを追つて検討
すると８ビツト×８ビツトの乗算では、２つのレ
ジスタ２，３からデータを読み出し、レジスタ３
を右シフトさせて、両データを加算し加算結果を
アキユムレータにストアする第１のステツプと、
ストアされたアキユムレータ内のデータを１ビツ
ト右シフトする第２のステツプとの２つのステツ
プが各々のビツトに対して必要となることがわか
る。従つて合計16ステツプを消化しないと８ビツ
トの乗算結果は得られない。例えば、1MHzのタ
イミングクロツクで動作しているマイクロプロセ
ツサでは１ステツプを実行する時間が1μsである
ので、８ビツトデータの乗算を完了するまでには
最低16μsの時間は必要である。しかしながら乗算
回路の演算時間はできる限り短かいものが要求さ
れており、特に音声合成やパターン表示等の処理
はリアルタイムで乗算を行なわなければならな
い。この場合、従来の２進乗算回路では計算時間
が遅すぎて、実質的にリアルタイムでの高速処理
ができないという欠点があつた。
る２進数乗算回路は第１図に示すような構造のも
ので、８ビツトのデータバス１を介して被乗数レ
ジスタ２及び乗数レジスタ３に８ビツトの被乗数
及び８ビツトの乗数が設定され、最終的に乗算結
果が設定される８ビツトのアキユムレータ６の内
容はまず“０”にクリアされる。被乗数レジスタ
２内の各８ビツトデータは対応する８個のAND
ゲートの一入力端に接続され、これら８個の
ANDゲートの他の入力端には乗数レジスタの最
下位ビツトが共通に接続される。図では８個の
ANDゲートを１個のANDゲート４で代表させて
いる。今、乗数レジスタ３の最下位ビツトが
“１”の時は、ANDゲート４が導通してアキユム
レータ６の８ビツトデータと被乗数レジスタ２の
８ビツトデータとが加算装置５に送られて、ここ
で加算され、その時の加算結果が出力端Ｓからア
キユムレータ６に入力されて一時格納（ストア）
される。次にシフトパルス信号が発生されて、ア
キユムレータ６及び乗数レジスタ３の各データは
１ビツト右にシフトされる。即ち、最下位ビツト
が切り捨てられ、その上位ビツトが最下位ビツト
位置に設定される。一方、乗数レジスタ３の最下
位ビツトが“０”の時には、ANDゲート４はす
べて遮断され、アキユムレータ６の出力が加算装
置５を経てそのままの内容で再度アキユムレータ
６にストアされる。この時にもシフトパルスによ
りアキユムレータ６と乗数レジスタ３は共に１ビ
ツト右シフトされる。かかる操作が乗数レジスタ
３のビツト数だけ繰り返されることにより、８ビ
ツト×８ビツトの２進の乗算結果のうち上位８ビ
ツトがアキユムレータ６に得られる。この例はマ
イクロコンピユータが乗算結果のうち上位８ビツ
トを得られればよい場合を示したものである。こ
こでかかる動作を詳細にタイミングを追つて検討
すると８ビツト×８ビツトの乗算では、２つのレ
ジスタ２，３からデータを読み出し、レジスタ３
を右シフトさせて、両データを加算し加算結果を
アキユムレータにストアする第１のステツプと、
ストアされたアキユムレータ内のデータを１ビツ
ト右シフトする第２のステツプとの２つのステツ
プが各々のビツトに対して必要となることがわか
る。従つて合計16ステツプを消化しないと８ビツ
トの乗算結果は得られない。例えば、1MHzのタ
イミングクロツクで動作しているマイクロプロセ
ツサでは１ステツプを実行する時間が1μsである
ので、８ビツトデータの乗算を完了するまでには
最低16μsの時間は必要である。しかしながら乗算
回路の演算時間はできる限り短かいものが要求さ
れており、特に音声合成やパターン表示等の処理
はリアルタイムで乗算を行なわなければならな
い。この場合、従来の２進乗算回路では計算時間
が遅すぎて、実質的にリアルタイムでの高速処理
ができないという欠点があつた。
本発明は上記の欠点を除去し、極めて高速度の
乗算処理を実行する乗算回路を提供することを目
的とするものである。
乗算処理を実行する乗算回路を提供することを目
的とするものである。
本発明によれば、乗数がセツトされる第１のレ
ジスタと、被乗数がセツトされる第２のレジスタ
と、少なくとも加算機能を有する演算器と、演算
結果がセツトされる第３のレジスタと、前記演算
器の出力端と前記第３のレジスタとの間に設けら
れた補正ゲート回路と、前記被乗数を前記乗数の
内容に応じて前記演算器の一方の入力端に供給す
る第１の手段と、前記第３のレジスタの内容を前
記演算器の他方の入力端へ供給する第２の手段と
を含み、前記補正ゲート回路は乗数命令実行を指
示する信号が入力される入力端を有し、該指示信
号が入力された時は前記演算器の出力を１ビツト
右にシフトした結果を前記第３のレジスタに転送
し、前記指示信号が入力されない時は前記演算器
の出力をそのまま前記第３のレジスタに転送する
ように構成されていることを特徴とする乗算機能
を有する演算回路が得られる。
ジスタと、被乗数がセツトされる第２のレジスタ
と、少なくとも加算機能を有する演算器と、演算
結果がセツトされる第３のレジスタと、前記演算
器の出力端と前記第３のレジスタとの間に設けら
れた補正ゲート回路と、前記被乗数を前記乗数の
内容に応じて前記演算器の一方の入力端に供給す
る第１の手段と、前記第３のレジスタの内容を前
記演算器の他方の入力端へ供給する第２の手段と
を含み、前記補正ゲート回路は乗数命令実行を指
示する信号が入力される入力端を有し、該指示信
号が入力された時は前記演算器の出力を１ビツト
右にシフトした結果を前記第３のレジスタに転送
し、前記指示信号が入力されない時は前記演算器
の出力をそのまま前記第３のレジスタに転送する
ように構成されていることを特徴とする乗算機能
を有する演算回路が得られる。
以下に図面を参照して本発明の一実施例を詳細
に説明する。
に説明する。
第２図は本発明の乗算回路の一実施例を示す機
能ブロツク図で８ビツトの乗数及び被乗数を転送
するデータバス７と、被乗数が設定される被乗数
レジスタ９と、乗数が設定される乗数レジスタ１
０と、ANDゲート１１と、加算器１２、加算器
１２からの加算出力データを右に１ビツトずらし
てアキユムレータ１３に設定するための補正ゲー
ト１４とを含む。この実施例では乗算用データ、
被乗算用データを夫々８ビツトとし、乗算結果は
その上位８ビツトがアキユムレータに設定される
ものとする。ここで、乗算データを設定するレジ
スタ９はその最下位ビツトのみが読み出され、読
み出す毎に１ビツト右にシフトされる機能を有す
るものとする。一方、ANDゲート１１はレジス
タ１０から読み出される最下位ビツトに相当する
データが“１”の時はレジスタ９の被乗数８ビツ
トデータをそのまま加算器１２のＢ入力端に送
り、“０”の時はレジスタ９のデータを遮断して
“０”をＢ入力端に出力するもので、２入力AND
ゲートが８個並列に設置されていればよいが、こ
れらをANDゲート１１一個で代表させる。
能ブロツク図で８ビツトの乗数及び被乗数を転送
するデータバス７と、被乗数が設定される被乗数
レジスタ９と、乗数が設定される乗数レジスタ１
０と、ANDゲート１１と、加算器１２、加算器
１２からの加算出力データを右に１ビツトずらし
てアキユムレータ１３に設定するための補正ゲー
ト１４とを含む。この実施例では乗算用データ、
被乗算用データを夫々８ビツトとし、乗算結果は
その上位８ビツトがアキユムレータに設定される
ものとする。ここで、乗算データを設定するレジ
スタ９はその最下位ビツトのみが読み出され、読
み出す毎に１ビツト右にシフトされる機能を有す
るものとする。一方、ANDゲート１１はレジス
タ１０から読み出される最下位ビツトに相当する
データが“１”の時はレジスタ９の被乗数８ビツ
トデータをそのまま加算器１２のＢ入力端に送
り、“０”の時はレジスタ９のデータを遮断して
“０”をＢ入力端に出力するもので、２入力AND
ゲートが８個並列に設置されていればよいが、こ
れらをANDゲート１１一個で代表させる。
更に、加算器１２からの加算出力データ（Ｓ出
力）を１ビツト右にずらしてアキユムレータ１３
に書き込む補正ゲート１４のより詳しい回路構成
は第３図に示す。第３図において、８ビツトの入
力端には加算器１２からの８ビツトの加算データ
S1〜S8が対応して入力される。入力された８ビツ
トデータS1〜S8は夫々対応するANDゲート１７，
１９，２１…，３１の一入力端に導入される。更
に、各入力端には別のANDゲート１８，２０，
…，３２が設けられており、入力データS2〜S8が
夫々右に１ビツトずれて入力されるように、S2は
ANDゲート１８に、S3はANDゲート２０にとい
う様に、各々接続される。入力端の夫々に対応し
て設けられてた２個のANDゲートはORゲート３
３〜４０を介して出力A1〜A8として８ビツトの
アキユムレータ１３に入力される。更に、１ビツ
トずれて隣りのビツトの信号が入力されるAND
ゲート１８，２０，…，３２の他の入力には乗算
命令を指示する信号１５が入力され、一方対応し
たデータを入力するANDゲート１７，１９，…，
３１にはインバータ１６を介して反転された乗算
命令信号が入力される。ここで入力データのうち
最上位ビツトS8の入力端に設けられたANDゲー
ト３２にはデータ“０”が入力されており、これ
によつて乗算命令を実行する時には、その出力デ
ータは必ず“０”となるように制御されている。
力）を１ビツト右にずらしてアキユムレータ１３
に書き込む補正ゲート１４のより詳しい回路構成
は第３図に示す。第３図において、８ビツトの入
力端には加算器１２からの８ビツトの加算データ
S1〜S8が対応して入力される。入力された８ビツ
トデータS1〜S8は夫々対応するANDゲート１７，
１９，２１…，３１の一入力端に導入される。更
に、各入力端には別のANDゲート１８，２０，
…，３２が設けられており、入力データS2〜S8が
夫々右に１ビツトずれて入力されるように、S2は
ANDゲート１８に、S3はANDゲート２０にとい
う様に、各々接続される。入力端の夫々に対応し
て設けられてた２個のANDゲートはORゲート３
３〜４０を介して出力A1〜A8として８ビツトの
アキユムレータ１３に入力される。更に、１ビツ
トずれて隣りのビツトの信号が入力されるAND
ゲート１８，２０，…，３２の他の入力には乗算
命令を指示する信号１５が入力され、一方対応し
たデータを入力するANDゲート１７，１９，…，
３１にはインバータ１６を介して反転された乗算
命令信号が入力される。ここで入力データのうち
最上位ビツトS8の入力端に設けられたANDゲー
ト３２にはデータ“０”が入力されており、これ
によつて乗算命令を実行する時には、その出力デ
ータは必ず“０”となるように制御されている。
かかる第３図の回路により乗算命令を実行する
時は加算器１２から出力される加算データS8…S1
は１ビツト右にずれて、かつその最上位ビツトは
“０”となり、０，S8…S2の８ビツトデータとし
てアキユムレータに格納され、それ以外の例えば
加算や減算等の算術演算の時には加算器からの出
力データS8…S1がそのままアキユムレータに格納
されることがわかる。
時は加算器１２から出力される加算データS8…S1
は１ビツト右にずれて、かつその最上位ビツトは
“０”となり、０，S8…S2の８ビツトデータとし
てアキユムレータに格納され、それ以外の例えば
加算や減算等の算術演算の時には加算器からの出
力データS8…S1がそのままアキユムレータに格納
されることがわかる。
以下に、第２図を参照して本実施例の動作を説
明する。
明する。
まず８ビツトの被乗数データをデータバス７よ
り被乗数レジスタ９にセツトし、同じく８ビツト
の乗数データをデータバス７より乗数レジスタ１
０にセツトし、アキユムレータ１３を初期値
“０”に設定しておく。ここに乗算命令が出ると、
乗数レジスタ１０に設定した乗数データの最下位
ビツトが“１”であれば、アンド回路１１は導通
し、被乗数レジスタ９の出力は加算回路１２のＢ
側に印加される。加算回路１２のＡ側にはアキユ
ムレータ１３の出力が印加されているので、加算
回路の出力Ｓより被乗数レジスタのデータとアキ
ユムレータのデータとが加算されて、補正ゲート
１４に入力される。乗算命令の時はマイクロオー
ダー信号１５は“１”であるから、インバータ１
６の出力は“０”となりANDゲート１７，１９，
２１…３１は閉じ、ANDゲート１８，２０，２
２…３２は開く。従つてデータS2がA1に、S3が
A2に、…S8がA7に、更に“０”がA8に出力され
１ビツト右にずれた形でアキユムレータ１３に入
力される。この時乗数レジスタ１０の最下位ビツ
トは右にシフトされて消去されており、その上位
のビツトが最下位ビツト位置に設定されている。
次に乗数レジスタ１０の最下位ビツト位置に相当
するデータが“０”であれば、アンド回路１１は
遮断し、加算回路１２のＢ入力は“０”となる。
従つてアキユムレータ１３の出力は加算回路１２
を通してそのまま右シフト回路１４に印加され、
ここで更に右に１ビツトずれてアキユムレータ１
３に再び格納される。この様な動作が乗数レジス
タ１０のビツト数だけ繰り返して実行され、その
結果所定の乗算結果が得られる。即ち、８ビツト
×８ビツトの乗算演算を、８ステツプの加算演算
で実行し、その都度加算結果が自動的に１ビツト
右にずれた状態でアキユムレータにストアされて
いく。従つて、従来加算結果をアキユムレータに
入力した後シフトパルスで１ビツト右にシフトし
ていた動作が省略され、従来の２進乗算回路に比
べて２倍の演算速度を得ることができる。また、
乗算を行なわない時は、補正ゲートは単に伝送ゲ
ートとしてのみ動作するので、正常の加算命令、
減算命令等に何等支障を来たすことはない。従つ
て、本実施例の乗算回路を一般のマイクロコンピ
ユータに適用すると、従来のものに比べ２倍速い
乗算速度が得られるので、約半分の時間で乗算が
終了されリアルタイム処理には極めて好適であ
る。
り被乗数レジスタ９にセツトし、同じく８ビツト
の乗数データをデータバス７より乗数レジスタ１
０にセツトし、アキユムレータ１３を初期値
“０”に設定しておく。ここに乗算命令が出ると、
乗数レジスタ１０に設定した乗数データの最下位
ビツトが“１”であれば、アンド回路１１は導通
し、被乗数レジスタ９の出力は加算回路１２のＢ
側に印加される。加算回路１２のＡ側にはアキユ
ムレータ１３の出力が印加されているので、加算
回路の出力Ｓより被乗数レジスタのデータとアキ
ユムレータのデータとが加算されて、補正ゲート
１４に入力される。乗算命令の時はマイクロオー
ダー信号１５は“１”であるから、インバータ１
６の出力は“０”となりANDゲート１７，１９，
２１…３１は閉じ、ANDゲート１８，２０，２
２…３２は開く。従つてデータS2がA1に、S3が
A2に、…S8がA7に、更に“０”がA8に出力され
１ビツト右にずれた形でアキユムレータ１３に入
力される。この時乗数レジスタ１０の最下位ビツ
トは右にシフトされて消去されており、その上位
のビツトが最下位ビツト位置に設定されている。
次に乗数レジスタ１０の最下位ビツト位置に相当
するデータが“０”であれば、アンド回路１１は
遮断し、加算回路１２のＢ入力は“０”となる。
従つてアキユムレータ１３の出力は加算回路１２
を通してそのまま右シフト回路１４に印加され、
ここで更に右に１ビツトずれてアキユムレータ１
３に再び格納される。この様な動作が乗数レジス
タ１０のビツト数だけ繰り返して実行され、その
結果所定の乗算結果が得られる。即ち、８ビツト
×８ビツトの乗算演算を、８ステツプの加算演算
で実行し、その都度加算結果が自動的に１ビツト
右にずれた状態でアキユムレータにストアされて
いく。従つて、従来加算結果をアキユムレータに
入力した後シフトパルスで１ビツト右にシフトし
ていた動作が省略され、従来の２進乗算回路に比
べて２倍の演算速度を得ることができる。また、
乗算を行なわない時は、補正ゲートは単に伝送ゲ
ートとしてのみ動作するので、正常の加算命令、
減算命令等に何等支障を来たすことはない。従つ
て、本実施例の乗算回路を一般のマイクロコンピ
ユータに適用すると、従来のものに比べ２倍速い
乗算速度が得られるので、約半分の時間で乗算が
終了されリアルタイム処理には極めて好適であ
る。
尚、この実施例では８ビツト×８ビツトの演算
においてその結果の上位８ビツトを演算結果とし
て取得する例を提示したが、高精度の乗算結果を
必要としない装置には十分使用できる。しかしな
がら、正確な乗算結果（16ビツト）を必要とする
場合もあるので、以下に２つの他の実施例を挙げ
てその使い分けの一例を述べる。
においてその結果の上位８ビツトを演算結果とし
て取得する例を提示したが、高精度の乗算結果を
必要としない装置には十分使用できる。しかしな
がら、正確な乗算結果（16ビツト）を必要とする
場合もあるので、以下に２つの他の実施例を挙げ
てその使い分けの一例を述べる。
第４図は、マイクロコンピユータに本発明を適
用したもので、８ビツト×８ビツトの乗算演算を
実行してその上位８ビツトの答を得るための機能
図である。
用したもので、８ビツト×８ビツトの乗算演算を
実行してその上位８ビツトの答を得るための機能
図である。
図において、４２は被乗数レジスタ、４３は乗
数レジスタ、４４は第３図の機能を有する補正シ
フト回路、４５はアキユムレータ、４６と４７は
一時記憶用ラツチ、４８はアンド回路、４９は少
なくとも加算ができる８ビツト並列の算術論理演
算回路（ALU）である。これらの各ブロツクは
８ビツト並列バス４１で相互に接続されている。
乗算を実行する場合は被乗数レジスタ４２に被乗
数を、乗数レジスタ４３に乗数をセツトし、アキ
ユムレータ４５をクリアする。アキユムレータ４
５からはデータバス４１を通して一時記憶のラツ
チ４６にその時のアキユムレータの内容がラツチ
されALU４９のＡ入力に入力される。次に被乗
数レジスタ４２からデータバス４１を通して一時
記憶ラツチ４７に被乗数がラツチされる。この
時、アンド回路４８の出力は、乗数レジスタ４３
の最下位ビツトが“０”の時はすべて“０”とな
り、“１”の時は被乗数の出力となり、ALU４９
のＢ入力に供給される。ALU４９で加算された
出力がALU４９のＳ出力からデータバス４１に
送り出され、補正ゲート４４を通してアキユムレ
ータ４５にストアされる。この時アキユムレータ
４５には右に１ビツトずれた状態で設定される。
乗数レジスタ４３が右にシフトされる度に、この
一連の動作を１ステツプつまり１ビツトクロツク
の間で行なう。８ビツト×８ビツトの乗算ではこ
れを８回くり返して、わずか８ステツプで乗算結
果を得ることができ従来の２倍の演算速度が得ら
れる。また通常の加算、減算、AND，OR，
EXORの演算命令の時はシフト回路４４は何等
データの補正を行なわずにアキユムレータ４５に
対して単にデータを送るだけである。
数レジスタ、４４は第３図の機能を有する補正シ
フト回路、４５はアキユムレータ、４６と４７は
一時記憶用ラツチ、４８はアンド回路、４９は少
なくとも加算ができる８ビツト並列の算術論理演
算回路（ALU）である。これらの各ブロツクは
８ビツト並列バス４１で相互に接続されている。
乗算を実行する場合は被乗数レジスタ４２に被乗
数を、乗数レジスタ４３に乗数をセツトし、アキ
ユムレータ４５をクリアする。アキユムレータ４
５からはデータバス４１を通して一時記憶のラツ
チ４６にその時のアキユムレータの内容がラツチ
されALU４９のＡ入力に入力される。次に被乗
数レジスタ４２からデータバス４１を通して一時
記憶ラツチ４７に被乗数がラツチされる。この
時、アンド回路４８の出力は、乗数レジスタ４３
の最下位ビツトが“０”の時はすべて“０”とな
り、“１”の時は被乗数の出力となり、ALU４９
のＢ入力に供給される。ALU４９で加算された
出力がALU４９のＳ出力からデータバス４１に
送り出され、補正ゲート４４を通してアキユムレ
ータ４５にストアされる。この時アキユムレータ
４５には右に１ビツトずれた状態で設定される。
乗数レジスタ４３が右にシフトされる度に、この
一連の動作を１ステツプつまり１ビツトクロツク
の間で行なう。８ビツト×８ビツトの乗算ではこ
れを８回くり返して、わずか８ステツプで乗算結
果を得ることができ従来の２倍の演算速度が得ら
れる。また通常の加算、減算、AND，OR，
EXORの演算命令の時はシフト回路４４は何等
データの補正を行なわずにアキユムレータ４５に
対して単にデータを送るだけである。
この第４図の実施例では、８ビツト×８ビツト
の乗算で上位８ビツトの答だけが得られ下位８ビ
ツトは切捨られる回路であるが、例えばこの答を
Ｄ／Ａコンバータのように高精度答を必要としな
いものに対しては充分適用できるものである。
の乗算で上位８ビツトの答だけが得られ下位８ビ
ツトは切捨られる回路であるが、例えばこの答を
Ｄ／Ａコンバータのように高精度答を必要としな
いものに対しては充分適用できるものである。
一方、第５図に高精度の乗算結果が得られる乗
算回路を用いた実施例を示す。第４図と異なる点
はシフト回路４４で右に１ビツトずらしたＳのデ
ータを乗算レジスタ４３の最上位ビツトに入力し
ていることである。この入力制御は乗算レジスタ
４３が右シフトされることにより空き状態になつ
た最上位ビツトにストアするようにすればよい。
この結果、乗算レジスタ４３には乗算命令で実行
した右シフト分だけのビツト数を乗算結果の下位
ビツトとして蓄積することができ、乗算結果の上
位８ビツトはアキユムレータ４５に、下位８ビツ
トは乗算レジスタ４３にストアされることにより
16ビツトからなる正確な乗算結果を得ることがで
きる。又、乗算のためのステツプ数は８ステツプ
で従来より２倍の高速性をもつていることは明ら
かである。
算回路を用いた実施例を示す。第４図と異なる点
はシフト回路４４で右に１ビツトずらしたＳのデ
ータを乗算レジスタ４３の最上位ビツトに入力し
ていることである。この入力制御は乗算レジスタ
４３が右シフトされることにより空き状態になつ
た最上位ビツトにストアするようにすればよい。
この結果、乗算レジスタ４３には乗算命令で実行
した右シフト分だけのビツト数を乗算結果の下位
ビツトとして蓄積することができ、乗算結果の上
位８ビツトはアキユムレータ４５に、下位８ビツ
トは乗算レジスタ４３にストアされることにより
16ビツトからなる正確な乗算結果を得ることがで
きる。又、乗算のためのステツプ数は８ステツプ
で従来より２倍の高速性をもつていることは明ら
かである。
この様に本発明によれば従来に対し、２倍の演
算速度で乗算ができ、リアルタイムで処理される
必要のある音声合成装置や、パターン表示装置等
には特に有効である。又、一般にマイクロプロセ
ツサに具備されている算術論理演算回路（ALU）
を加算手段として用いていることもできるので、
高速乗算命令のために特別な加算手段を必要とす
ることはなく、簡単な回路構成でマイクロコンピ
ユータに適用できる。
算速度で乗算ができ、リアルタイムで処理される
必要のある音声合成装置や、パターン表示装置等
には特に有効である。又、一般にマイクロプロセ
ツサに具備されている算術論理演算回路（ALU）
を加算手段として用いていることもできるので、
高速乗算命令のために特別な加算手段を必要とす
ることはなく、簡単な回路構成でマイクロコンピ
ユータに適用できる。
尚、乗算演算のビツト数は８ビツト以外任意の
ビツト数にも適用でき、アキユムレータとして16
ビツト構成のものを使用すれば乗数レジスタに下
位８ビツトをストアすることなくアキユムレータ
に全16ビツトのデータを設定することができる。
ビツト数にも適用でき、アキユムレータとして16
ビツト構成のものを使用すれば乗数レジスタに下
位８ビツトをストアすることなくアキユムレータ
に全16ビツトのデータを設定することができる。
第１図は従来の乗算回路図、第２図は本発明の
一実施例を示す乗算回路図、第３図は補正ゲート
の一実施例を示す論理回路図、第４図及び第５図
は本発明の乗算回路をマイクロコンピユータに適
用した時の要部ブロツク図である。 １，７，４１…データバス、２，９，４２…被
乗数レジスタ、３，１０，４３…乗数レジスタ、
４，１１，４８…アンド回路、５，１２…加算回
路、６，１３，４５…アキユムレータ、１４…シ
フト回路、１５…乗算命令モード指定信号、１６
…インバータ、１７，１８，１９，２０，２１，
２２，３１，３２…アンドゲート、３３，３４，
３５，４０…オア回路、４４…シフト回路、４
６，４７…一時記憶用ラツチ、４９…算術論理演
算回路（ALU）。
一実施例を示す乗算回路図、第３図は補正ゲート
の一実施例を示す論理回路図、第４図及び第５図
は本発明の乗算回路をマイクロコンピユータに適
用した時の要部ブロツク図である。 １，７，４１…データバス、２，９，４２…被
乗数レジスタ、３，１０，４３…乗数レジスタ、
４，１１，４８…アンド回路、５，１２…加算回
路、６，１３，４５…アキユムレータ、１４…シ
フト回路、１５…乗算命令モード指定信号、１６
…インバータ、１７，１８，１９，２０，２１，
２２，３１，３２…アンドゲート、３３，３４，
３５，４０…オア回路、４４…シフト回路、４
６，４７…一時記憶用ラツチ、４９…算術論理演
算回路（ALU）。
Claims (1)
- １ 乗数がセツトされる第１のレジスタと、被乗
数がセツトされる第２のレジスタと、少なくとも
加算機能を有する演算器と、演算結果がセツトさ
れる第３のレジスタと、前記演算器の出力端と前
記第３のレジスタとの間に設けられた補正ゲート
回路と、前記被乗数を前記乗数の内容に応じて前
記演算器の一方の入力端に供給する第１の手段
と、前記第３のレジスタの内容を前記演算器の他
方の入力端へ供給する第２の手段とを含み、前記
補正ゲート回路は前記演算器の出力をそのまま前
記第３のレジスタへ印加する第１のゲートと、前
記演算器の各出力のうち最下位ビツトを除く他の
ビツトを１ビツト下位へずらして前記第３のレジ
スタへ印加する第２のゲートとを有し、乗算命令
実行を指示する信号が存在する時は前記第２のゲ
ートを選択し、存在しない時は前記第１のゲート
を選択するようになし、乗算命令実行時のみ前記
演算器の出力を１ビツト右にずらした形で前記第
３のレジスタにセツトすることを特徴とする乗算
機能を有する演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4549280A JPS56143051A (en) | 1980-04-07 | 1980-04-07 | Data shift circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4549280A JPS56143051A (en) | 1980-04-07 | 1980-04-07 | Data shift circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56143051A JPS56143051A (en) | 1981-11-07 |
| JPH0113129B2 true JPH0113129B2 (ja) | 1989-03-03 |
Family
ID=12720892
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4549280A Granted JPS56143051A (en) | 1980-04-07 | 1980-04-07 | Data shift circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56143051A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4970676A (en) * | 1989-04-04 | 1990-11-13 | Rca Licensing Corporation | Digital word-serial multiplier circuitry |
| JP2554785B2 (ja) * | 1991-03-30 | 1996-11-13 | 株式会社東芝 | 表示駆動制御用集積回路及び表示システム |
| JP2008117218A (ja) * | 2006-11-06 | 2008-05-22 | Mitsubishi Electric Corp | 演算処理装置 |
-
1980
- 1980-04-07 JP JP4549280A patent/JPS56143051A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56143051A (en) | 1981-11-07 |
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