JPH02118996A - 不揮発性メモリ装置 - Google Patents
不揮発性メモリ装置Info
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- JPH02118996A JPH02118996A JP63271210A JP27121088A JPH02118996A JP H02118996 A JPH02118996 A JP H02118996A JP 63271210 A JP63271210 A JP 63271210A JP 27121088 A JP27121088 A JP 27121088A JP H02118996 A JPH02118996 A JP H02118996A
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- Japan
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- timer
- vpp
- circuit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
この発明は電気的に書込消去１工能なイζ揮発性メモリ
装置（以下ＥＥＰＲＯＭ；Ｅｌｅｃｔｒｉｃａｌｌｙ
Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａ
ｂｌｅ Ｒｅａｄ ０ｎｌｙ 〜ｉ ｅ ｍｏｒ
ｙと呼ぶ）に関するもので、特にＥＥＰＲＯＭのメモリ
セルの消去に関するものである。
装置（以下ＥＥＰＲＯＭ；Ｅｌｅｃｔｒｉｃａｌｌｙ
Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａ
ｂｌｅ Ｒｅａｄ ０ｎｌｙ 〜ｉ ｅ ｍｏｒ
ｙと呼ぶ）に関するもので、特にＥＥＰＲＯＭのメモリ
セルの消去に関するものである。
［従来の技術］
第４図は一般に知られている従来のＥＥＦＲＯＭを示す
ブロック図である。
ブロック図である。
第４図をＤ照して、このＥＥＰＲＯＭはＥＥＰＲＯＭメ
モリセルを含むメモリアレイ５０と、外部からＸアドレ
ス信号、Ｙアドレス信号を受け、これらのアドレス信号
をデコードして特定のメモリセルに接続されたワード線
およびビット線に電圧を与えるＸデコーダ５３およびＹ
デコーダ５４と、２つのデコーダにより指定されたメモ
リセルにストアされた信号をＹゲート５５を介して読出
ず読出、書込を行なうセンスアンプ／＠込ドライバ５６
と、読出された信号を入出力するための人出力バッファ
５７と、メモリアレイ５０中の個々のメモリセルを消去
するためにＶＰ Ｐ ７１ｉ位を出力するためのチャー
ジポンプ８と、チャージポンプ８を駆動するためのドラ
イバつと、ドライバ９にクロック信号を与えるための高
周肢発振器１０と、ドライバ９に与えられチャージポン
プ８の立上がりを制御する信号ＣＲを出力するための時
定数決定回路４とを含む。
モリセルを含むメモリアレイ５０と、外部からＸアドレ
ス信号、Ｙアドレス信号を受け、これらのアドレス信号
をデコードして特定のメモリセルに接続されたワード線
およびビット線に電圧を与えるＸデコーダ５３およびＹ
デコーダ５４と、２つのデコーダにより指定されたメモ
リセルにストアされた信号をＹゲート５５を介して読出
ず読出、書込を行なうセンスアンプ／＠込ドライバ５６
と、読出された信号を入出力するための人出力バッファ
５７と、メモリアレイ５０中の個々のメモリセルを消去
するためにＶＰ Ｐ ７１ｉ位を出力するためのチャー
ジポンプ８と、チャージポンプ８を駆動するためのドラ
イバつと、ドライバ９にクロック信号を与えるための高
周肢発振器１０と、ドライバ９に与えられチャージポン
プ８の立上がりを制御する信号ＣＲを出力するための時
定数決定回路４とを含む。
第６図はＥＥＰＲＯＭのメモリセルの断面図を示し、第
５図はメモリアレイ５０の内容を具体的に示したメモリ
アレイ図である。１つのメモリセルはセレクトゲートト
ランジスタ３９と、メモリセルトランジスタ４０の２つ
のトランジスタを含む。セレクトゲートトランジスタ３
９は半導体基板３１の主表面上に間隔を隔てて形成され
たＮ＋ドレイン拡散層３６と、３８と、Ｎ＋ ドレイン
拡散層３６．３８の間の主表面上に絶縁膜を介して形成
されたワード線３７とを含む。メモリトランジスタ４０
は、半導体′ｕ、ｌＮ３１の主表面上に間隔を隔てて形
成されたＮ＋ソース拡散層３４、Ｎ＋ドレイン拡散層３
６と（セレクトゲートトランジスタと共用）、半導体基
板３１の主表面上でかつＮ＋ソース拡散層３４およびＮ
＋ドレイン拡散層３６との間に絶縁膜を介して形成され
たフローティングゲート３３と、フローティングゲート
３３の上に絶縁膜を介して形成されたコントロールゲー
ト３２とを含み、フローティングゲート３３とＮ＋ドレ
イン拡散層３６との間の薄い絶縁膜はトンネル酸化膜３
５を形成している。
５図はメモリアレイ５０の内容を具体的に示したメモリ
アレイ図である。１つのメモリセルはセレクトゲートト
ランジスタ３９と、メモリセルトランジスタ４０の２つ
のトランジスタを含む。セレクトゲートトランジスタ３
９は半導体基板３１の主表面上に間隔を隔てて形成され
たＮ＋ドレイン拡散層３６と、３８と、Ｎ＋ ドレイン
拡散層３６．３８の間の主表面上に絶縁膜を介して形成
されたワード線３７とを含む。メモリトランジスタ４０
は、半導体′ｕ、ｌＮ３１の主表面上に間隔を隔てて形
成されたＮ＋ソース拡散層３４、Ｎ＋ドレイン拡散層３
６と（セレクトゲートトランジスタと共用）、半導体基
板３１の主表面上でかつＮ＋ソース拡散層３４およびＮ
＋ドレイン拡散層３６との間に絶縁膜を介して形成され
たフローティングゲート３３と、フローティングゲート
３３の上に絶縁膜を介して形成されたコントロールゲー
ト３２とを含み、フローティングゲート３３とＮ＋ドレ
イン拡散層３６との間の薄い絶縁膜はトンネル酸化膜３
５を形成している。
セレクトゲートトランジスタ３９のＮ＋ドレイン拡散層
３８はビット線４１に接続されており、ワード線３７は
Ｘデコーダ５３の出力に接続されている。Ｎ＋ソース拡
散層３４はソーストランジスタ４２を介して接地されて
おり、コントロールゲート３２は１バイト分のメモリト
ランジスタに共通接続されており、コントロールゲート
線４３に接続されている。
３８はビット線４１に接続されており、ワード線３７は
Ｘデコーダ５３の出力に接続されている。Ｎ＋ソース拡
散層３４はソーストランジスタ４２を介して接地されて
おり、コントロールゲート３２は１バイト分のメモリト
ランジスタに共通接続されており、コントロールゲート
線４３に接続されている。
第７図はＥ Ｅ Ｐ ＲＯＭの１つのメモリセルの書込
、消去時の電圧と電流の特性を表わしたグラフである。
、消去時の電圧と電流の特性を表わしたグラフである。
第５図〜第７図を参照して、１つのメモリセルへの書込
、消去の動作について説明する。
、消去の動作について説明する。
１つのメモリセルに書込（データ“０″）を行なうとき
は、セレクトゲー・トランジスタ３９のドレイン電極ｖ
ｏと、ゲート電極ＶｓＧに高電圧（通常１６〜２０Ｖ）
、コントロールゲート３２に低電圧（通常ＯＶ）を印加
し、ソース化ｌ！１ｉｉｖ。
は、セレクトゲー・トランジスタ３９のドレイン電極ｖ
ｏと、ゲート電極ＶｓＧに高電圧（通常１６〜２０Ｖ）
、コントロールゲート３２に低電圧（通常ＯＶ）を印加
し、ソース化ｌ！１ｉｉｖ。
をフローティング状態にする。そうすることにより、メ
モリトランジスタ４０のトルインに形成されたトンネル
注入部４４からその上部に形成された非常に薄いトンネ
ル酸化膜３５を通してトンネル現象によりフローティン
グゲート３３がら電子が引き抜かれる。したがって、メ
モリトランジスタ４０の外部から見たしきい値は降下し
、デプレッション型となる。第７図において、ＶｃＧは
コントロールゲート電圧、ｔｏｓはメモリトランジスタ
４０のドレイン／ソース間を流れるドレイン電流である
。熱平衡状態ではＶＴＨはほぼｏｖ近傍のＶＴＭＯとな
るが、書込状態はＶＴＨは降下し、ＶＴ、＋□ （く０
）となり、メモリトランジスタはデプレッション型とな
る。
モリトランジスタ４０のトルインに形成されたトンネル
注入部４４からその上部に形成された非常に薄いトンネ
ル酸化膜３５を通してトンネル現象によりフローティン
グゲート３３がら電子が引き抜かれる。したがって、メ
モリトランジスタ４０の外部から見たしきい値は降下し
、デプレッション型となる。第７図において、ＶｃＧは
コントロールゲート電圧、ｔｏｓはメモリトランジスタ
４０のドレイン／ソース間を流れるドレイン電流である
。熱平衡状態ではＶＴＨはほぼｏｖ近傍のＶＴＭＯとな
るが、書込状態はＶＴＨは降下し、ＶＴ、＋□ （く０
）となり、メモリトランジスタはデプレッション型とな
る。
１つのメモリセルを消去（データー“１”）するときは
、第６図において、ｖｏを低電圧（通常ＯＶ ） 、Ｖ
ｓ ｃを“Ｈ” 、ＶｃＧに高電圧（通常１６〜２０
ｖ）を印加する。このとき、ソース化ｆｉｔ ｖ ｓは
ＯＶもしくはフローティング状態にする。
、第６図において、ｖｏを低電圧（通常ＯＶ ） 、Ｖ
ｓ ｃを“Ｈ” 、ＶｃＧに高電圧（通常１６〜２０
ｖ）を印加する。このとき、ソース化ｆｉｔ ｖ ｓは
ＯＶもしくはフローティング状態にする。
この状態でフローティングゲート３３に、トンネル酸化
膜３５を介して電子が注入され、外部から見たメモリト
ランジスタ４０のｖＴＨは１分し、エンハンスメント型
になる。したがって第７図においては、消去状態ではＶ
Ｔ□＋ （＞Ｏ）となり、メモリトランジスタはエン
ハンスメント型となる。
膜３５を介して電子が注入され、外部から見たメモリト
ランジスタ４０のｖＴＨは１分し、エンハンスメント型
になる。したがって第７図においては、消去状態ではＶ
Ｔ□＋ （＞Ｏ）となり、メモリトランジスタはエン
ハンスメント型となる。
次に１バイトのメモリセルおよびチップ−括消去につい
て説明する。
て説明する。
１バイトのメモリセルのコントロールゲート３２は共通
接続されているので、選択されたバイトにおいてまず消
去が行なわれる。すなわちフローティングゲート３３に
“１°が書込まれた後、情報“Ｏａを書込むべきメモリ
トランジスタ４ｏにプログラム動作を行なう。ＶＰＰパ
ルスのパルス幅はチップ内部のタイマ回路によって決定
されている。これが通常の書込動作の説明であるが、Ｅ
ＥＰＲＯＭにはチップ−括消去という特殊動作がある。
接続されているので、選択されたバイトにおいてまず消
去が行なわれる。すなわちフローティングゲート３３に
“１°が書込まれた後、情報“Ｏａを書込むべきメモリ
トランジスタ４ｏにプログラム動作を行なう。ＶＰＰパ
ルスのパルス幅はチップ内部のタイマ回路によって決定
されている。これが通常の書込動作の説明であるが、Ｅ
ＥＰＲＯＭにはチップ−括消去という特殊動作がある。
次にこの動作について説明する。チップ−括動作とは、
１回の書込においてチップ全体の内容をすべて消去して
しまうことであり、この動作を行なうときにはアドレス
入力信号によらずにすべてのメモリセルが選択されるよ
うにして消去動作が行なわれる。つまり、チップ−括消
去とは通常の動作において選択されたバイトのみを消去
するのと、すべてのバイトを消去するのとが違うだけで
、他は何ら変わるところがない。ＶＰＰパルス幅につい
ても同様である。
１回の書込においてチップ全体の内容をすべて消去して
しまうことであり、この動作を行なうときにはアドレス
入力信号によらずにすべてのメモリセルが選択されるよ
うにして消去動作が行なわれる。つまり、チップ−括消
去とは通常の動作において選択されたバイトのみを消去
するのと、すべてのバイトを消去するのとが違うだけで
、他は何ら変わるところがない。ＶＰＰパルス幅につい
ても同様である。
第８図はメモリセルを消去する場合の高電圧ＶＦＦを発
生するための回路を示す図である。
生するための回路を示す図である。
第８図を参照してＶＰＰ発生回路は、高周波を発振する
ための高周波発振回路１０と、高周波発振が行なわれる
時間を制御するためのタイマ回路１１と、Ｖｐ ｐを実
際に発生するためのチャージポンプ８と、チャ−ジポン
プ８を駆動するためのドライバ９と、ＶＦＰの立上がり
時定数を決定するための時定数決定回路４とを含む。ド
ライバ９は説明のためにここでは２人力ＮＯＲゲート２
４．２７、ＮＯＴゲート２５．２６．２８．２９とを含
む。２人力ＮＯＲゲート２４には、高周波発振回路１０
の出力のうちの１つであるφ、と、時定数決定回路４の
出力Ｃ，Ｒが人力され、２人力ＮＯＲゲート２４の出力
は、ＮＯＴゲート２５に人力され、ＮＯＴゲー！・２５
の出力はＮＯＴゲート２６に入力され、ＮＯＴゲート２
６の出力φｄは、チャージポンプ８に人力される。２人
力ＮＯＲゲート２７には、高周波発振回路１０の出力の
うちの１つφ６、および時定数決定回路４の出力Ｃ９Ｒ
とが入力され、２人力ＮＯＲゲート２７の出力はＮＯＴ
ゲート２８に入力され、ＮＯＴゲート２８の出力はＮＯ
Ｔゲート２９に出力され、ＮＯＴゲート２９の出力＜６
ｄはチャージポンプ８に入力される。
ための高周波発振回路１０と、高周波発振が行なわれる
時間を制御するためのタイマ回路１１と、Ｖｐ ｐを実
際に発生するためのチャージポンプ８と、チャ−ジポン
プ８を駆動するためのドライバ９と、ＶＦＰの立上がり
時定数を決定するための時定数決定回路４とを含む。ド
ライバ９は説明のためにここでは２人力ＮＯＲゲート２
４．２７、ＮＯＴゲート２５．２６．２８．２９とを含
む。２人力ＮＯＲゲート２４には、高周波発振回路１０
の出力のうちの１つであるφ、と、時定数決定回路４の
出力Ｃ，Ｒが人力され、２人力ＮＯＲゲート２４の出力
は、ＮＯＴゲート２５に人力され、ＮＯＴゲー！・２５
の出力はＮＯＴゲート２６に入力され、ＮＯＴゲート２
６の出力φｄは、チャージポンプ８に人力される。２人
力ＮＯＲゲート２７には、高周波発振回路１０の出力の
うちの１つφ６、および時定数決定回路４の出力Ｃ９Ｒ
とが入力され、２人力ＮＯＲゲート２７の出力はＮＯＴ
ゲート２８に入力され、ＮＯＴゲート２８の出力はＮＯ
Ｔゲート２９に出力され、ＮＯＴゲート２９の出力＜６
ｄはチャージポンプ８に入力される。
時定数決定回路４はＶＰＰ分割回路６、差動回路７、ス
イッチドキャパシタ５、周波数変換回路２、低周波発振
回路１とを含む。このうちＶＰＦ分割回路６は容ａＣ，
、Ｃ２とを含む。容量Ｃの一方は接地され、他方は容量
Ｃ２と接続され、かつ差動回路７に入力される。容量Ｃ
２の一方はチャージポンプ８の出力Ｖｔｔに接続され、
他方はＣ４°と接続され、かつ差動回路７に入力される
。
イッチドキャパシタ５、周波数変換回路２、低周波発振
回路１とを含む。このうちＶＰＦ分割回路６は容ａＣ，
、Ｃ２とを含む。容量Ｃの一方は接地され、他方は容量
Ｃ２と接続され、かつ差動回路７に入力される。容量Ｃ
２の一方はチャージポンプ８の出力Ｖｔｔに接続され、
他方はＣ４°と接続され、かつ差動回路７に入力される
。
スイッチドギャパシタ５はエンハンスメント型のＮチャ
ネルＭＯ３）ランジスタ２２．２３（以後Ｎ型トランジ
スタと呼ぶ）と、容量ｃｓ、Ｃ４とを含む。Ｎ型トラン
ジスタ２３のドレインは、ＶＣＣに接続され、ソースは
容量Ｃ９の一方に接続され、かつＮ型トランジスタ２２
のドレインにも接続され、ゲートは周波数変換回路２の
出力の１つφｂに接続される。Ｎｕ）ランジスタ２２の
ソースは容量Ｃ３の一方に接続され、かっ差動回路７に
人力され、ゲートは周波数変換回路２の出力の１つφｂ
に接続される。容量ｃ３、Ｃ４の他ノｊは接地されてい
る。
ネルＭＯ３）ランジスタ２２．２３（以後Ｎ型トランジ
スタと呼ぶ）と、容量ｃｓ、Ｃ４とを含む。Ｎ型トラン
ジスタ２３のドレインは、ＶＣＣに接続され、ソースは
容量Ｃ９の一方に接続され、かつＮ型トランジスタ２２
のドレインにも接続され、ゲートは周波数変換回路２の
出力の１つφｂに接続される。Ｎｕ）ランジスタ２２の
ソースは容量Ｃ３の一方に接続され、かっ差動回路７に
人力され、ゲートは周波数変換回路２の出力の１つφｂ
に接続される。容量ｃ３、Ｃ４の他ノｊは接地されてい
る。
次にＶＰ Ｐ発生回路の動作について説明する。
高周波発振回路１０の出力φ。、φ。はドライバ９に入
力され、駆動能力を高められたφｄＳ＄ｄとして出力さ
れ、チャージポンプ８に人力される。
力され、駆動能力を高められたφｄＳ＄ｄとして出力さ
れ、チャージポンプ８に人力される。
チャージポンプ８はφｄ、φｄによりＶＣＣがら書込、
消去に必要な電位ＶＰＰを発生する。
消去に必要な電位ＶＰＰを発生する。
第９図は、チャージポンプから出力されるＶＰＰ出力信
号の時間的変化の様子を示す図である。
号の時間的変化の様子を示す図である。
第９図に示すように、メモリセルに加イ〕るストレスを
強力小さくするように、Ｖｅｒの電位は時間τ１をかけ
て（通常数百μｓ）立上がらせられ、Ｖｌ）Ｉ）パルス
発振期間経過後、Ｖ１１＋）電位はリセットされる。こ
のＶｌ）ｐパルス幅の決定はタイマ回路１１で行な４っ
れる。
強力小さくするように、Ｖｅｒの電位は時間τ１をかけ
て（通常数百μｓ）立上がらせられ、Ｖｌ）Ｉ）パルス
発振期間経過後、Ｖ１１＋）電位はリセットされる。こ
のＶｌ）ｐパルス幅の決定はタイマ回路１１で行な４っ
れる。
［発明が解決しようとする課題］
従来のＥＥＰＲＯＭのメモリセルを消去するためのＶＰ
Ｆ発生回路は、以上のように（＾１成されていた。した
がって全メモリセルの消去を一括して行なう一括消去の
モード時に、チャージポンプに加わる負６：１が増大し
、予め設定した立上がり時間τ、では立上がらない。一
方、従来のタイマ回路１１で設定できるＶｌ）ｐのパル
ス幅は一定である。
Ｆ発生回路は、以上のように（＾１成されていた。した
がって全メモリセルの消去を一括して行なう一括消去の
モード時に、チャージポンプに加わる負６：１が増大し
、予め設定した立上がり時間τ、では立上がらない。一
方、従来のタイマ回路１１で設定できるＶｌ）ｐのパル
ス幅は一定である。
また、第９図の鎖線で示すように、チャージポンプ８か
らの出力電圧の立上がりが予め定められた設定値τ、よ
り大きくなり、τ２になる。その結果−括消去を行なう
ための電位ｖｐｐが維持される時間は【２しがなく、−
括消去はうまく行なえないという問題点があった。即ち
、Ｖｌｌｐの電圧を出力している時間が減少し、酸化膜
に対するストレスを減少させるという効果以前にメモリ
セルの消去特性の劣化を招くという問題点があった。
らの出力電圧の立上がりが予め定められた設定値τ、よ
り大きくなり、τ２になる。その結果−括消去を行なう
ための電位ｖｐｐが維持される時間は【２しがなく、−
括消去はうまく行なえないという問題点があった。即ち
、Ｖｌｌｐの電圧を出力している時間が減少し、酸化膜
に対するストレスを減少させるという効果以前にメモリ
セルの消去特性の劣化を招くという問題点があった。
この発明は以上のような問題点を解消するためになされ
たもので、−括消去時にもｖｐｐの立上がりがバイトご
との消去時と同等の値に保たれるようなＥＥＦＲＯＭを
提供することを目的とする。
たもので、−括消去時にもｖｐｐの立上がりがバイトご
との消去時と同等の値に保たれるようなＥＥＦＲＯＭを
提供することを目的とする。
［課題を解決するための手段］
この発明にかかるＥＥＦＲＯＭは、バイト単位でのメモ
リセル消去用のＶＰＰパルス幅を定めるタイマ以外にチ
ップ−括消去用のＶｒｒパルス幅を定めるタイマを設け
、チップ−括消去時のｖＰＰパルス幅を通常の書込動作
時のパルス幅よりも長くしたものである。
リセル消去用のＶＰＰパルス幅を定めるタイマ以外にチ
ップ−括消去用のＶｒｒパルス幅を定めるタイマを設け
、チップ−括消去時のｖＰＰパルス幅を通常の書込動作
時のパルス幅よりも長くしたものである。
［作用］
この発明にかかるＥＥＰＲＯＭにおいては、チップ−括
消去時にＶｔ Ｐが印加されるパルス幅が通常の場合よ
りも長くされるため、負荷が大きくなったためにＶＰＰ
の立上がりが遅くなったとしても、消去に必要なりｅｒ
の電位が保たれる時間か長くなる。
消去時にＶｔ Ｐが印加されるパルス幅が通常の場合よ
りも長くされるため、負荷が大きくなったためにＶＰＰ
の立上がりが遅くなったとしても、消去に必要なりｅｒ
の電位が保たれる時間か長くなる。
［発明の実施例］
以上、この発明の実施例について説明する。
第１図はこの発明にかかる不揮発性記憶装置のタイマ回
路１１の詳細を示す図である。タイマ回路１１からの出
力信号は、第８図に示すように高周波発振回路１０およ
び低周波発振回路１に入力される。第１図を参照して、
この発明にかかる不揮発性半導体記憶装置のタイマ回路
１１は、通常の書込時のＶＰＰパルス幅を定める第１の
タイマＡと、タイマＡと高周波発振回路１０および低周
波発振回路１への出力信号線２０との間に接続され、チ
ップイレーズ入力信号ＣＨＥおよびチップイレーズバー
人力信号ＣＨＥにそれぞれ応答して動作する１ ！Ｉ＝
ＪのＰチャネルトランジスタとＮチャネルトランジスタ
よりなるトランスファゲート１６と、タイマＡよりパル
ス幅が長くなっているタイマＢと、タイマＢと出力信号
線２０との間に設けられ、チップイレーズ入力１３号Ｃ
ＨＥおよびチップイレーズバー人力信号ＣＨＥのそれぞ
れに応答して動作するＮチャネルトランジスタとＰチャ
ネルトランジスタよりなるトランスファゲート１７とを
含む。チップイレーズバー人力信号ＣＨＥ１８は、チッ
プ−括消去時のみに“Ｌ“レベルとなる。チップイレー
ズ入力信号ＣＨＥ１９は、チップイレーズバー人力１５
号ＣＨＥ１８の反転信号であり、チップ−括消去時のみ
に“Ｈ＃レベルとなる。ＶＦＦパルス幅を決めているＰ
Ｐ（プログラムパルス出力１ｍ号）出力１ｇ号を出力す
るタイマ回路１１の出力は、出力信号線２０を介して出
力される。
路１１の詳細を示す図である。タイマ回路１１からの出
力信号は、第８図に示すように高周波発振回路１０およ
び低周波発振回路１に入力される。第１図を参照して、
この発明にかかる不揮発性半導体記憶装置のタイマ回路
１１は、通常の書込時のＶＰＰパルス幅を定める第１の
タイマＡと、タイマＡと高周波発振回路１０および低周
波発振回路１への出力信号線２０との間に接続され、チ
ップイレーズ入力信号ＣＨＥおよびチップイレーズバー
人力信号ＣＨＥにそれぞれ応答して動作する１ ！Ｉ＝
ＪのＰチャネルトランジスタとＮチャネルトランジスタ
よりなるトランスファゲート１６と、タイマＡよりパル
ス幅が長くなっているタイマＢと、タイマＢと出力信号
線２０との間に設けられ、チップイレーズ入力１３号Ｃ
ＨＥおよびチップイレーズバー人力信号ＣＨＥのそれぞ
れに応答して動作するＮチャネルトランジスタとＰチャ
ネルトランジスタよりなるトランスファゲート１７とを
含む。チップイレーズバー人力信号ＣＨＥ１８は、チッ
プ−括消去時のみに“Ｌ“レベルとなる。チップイレー
ズ入力信号ＣＨＥ１９は、チップイレーズバー人力１５
号ＣＨＥ１８の反転信号であり、チップ−括消去時のみ
に“Ｈ＃レベルとなる。ＶＦＦパルス幅を決めているＰ
Ｐ（プログラムパルス出力１ｍ号）出力１ｇ号を出力す
るタイマ回路１１の出力は、出力信号線２０を介して出
力される。
次に動作について説明する。通常の書込動作の際には、
チップ−括消去時のみに“Ｈ″レベルなるＣＨＥ入力信
号１９は“Ｌ″レベルあり、ＣＨＥ入力信号１８は“Ｈ
”レベルとなっている。
チップ−括消去時のみに“Ｈ″レベルなるＣＨＥ入力信
号１９は“Ｌ″レベルあり、ＣＨＥ入力信号１８は“Ｈ
”レベルとなっている。
そのためトランスファゲート１６、トランスファゲート
１７はそれぞれ導通、非導通になっている。
１７はそれぞれ導通、非導通になっている。
したがってＰＰ出力信号としては、タイマＡからの信号
が出力され、パルス幅は通常の書込動作時のものになっ
ている。次にチップ−括消去信号か人力されると、ＣＩ
Ｉ Ｅ人力信号１９は″Ｈ°レベルとなり、ＣＨＥ入力
信号１８は“Ｌ°レベルとなる。そのため、トランスフ
ァゲート１６、Ｉ・ランスファゲート１７はそれぞれ非
導通、導通となる。したがってＰＰ出力信号としては、
タイマＢからの信号が出力され、パルス幅は通常の書込
動作時のものよりも長くなる。
が出力され、パルス幅は通常の書込動作時のものになっ
ている。次にチップ−括消去信号か人力されると、ＣＩ
Ｉ Ｅ人力信号１９は″Ｈ°レベルとなり、ＣＨＥ入力
信号１８は“Ｌ°レベルとなる。そのため、トランスフ
ァゲート１６、Ｉ・ランスファゲート１７はそれぞれ非
導通、導通となる。したがってＰＰ出力信号としては、
タイマＢからの信号が出力され、パルス幅は通常の書込
動作時のものよりも長くなる。
次に、タイマＡおよびタイマＢの具体的実施例について
説明する。第２図はタイマＡおよびタイマＢの具体的実
施例としてのスイッチドキャパシタ回路である。スイッ
チドキャパシタ回路は、■。、電位とノードＢとの間に
設けられ、クロック信号φに応じて動作するＮチャネル
ＭＯ８Ｉ−ランジスタからなるトランスファゲート２３
と、ノードＢとノードＡとの間に設けられ、クロック信
号φの反転信号φに応答して動作するＮチャネル間Ｏ３
）ランジスタからなるトランスファゲート２４と、ノー
ドＢと接地電位との間に設けられたキャパシタＣ１と、
ノードＡと接地電位との間に設けられたキャパシタＣ２
と、ＶＣＣと接地電位の間に設けられ、ノードＡの電位
に応じて動作するＰチャネルＭＯＳトランジスタと、Ｎ
チャネルＭＯＳトランジスタとからなるインバータ２７
とを含む。
説明する。第２図はタイマＡおよびタイマＢの具体的実
施例としてのスイッチドキャパシタ回路である。スイッ
チドキャパシタ回路は、■。、電位とノードＢとの間に
設けられ、クロック信号φに応じて動作するＮチャネル
ＭＯ８Ｉ−ランジスタからなるトランスファゲート２３
と、ノードＢとノードＡとの間に設けられ、クロック信
号φの反転信号φに応答して動作するＮチャネル間Ｏ３
）ランジスタからなるトランスファゲート２４と、ノー
ドＢと接地電位との間に設けられたキャパシタＣ１と、
ノードＡと接地電位との間に設けられたキャパシタＣ２
と、ＶＣＣと接地電位の間に設けられ、ノードＡの電位
に応じて動作するＰチャネルＭＯＳトランジスタと、Ｎ
チャネルＭＯＳトランジスタとからなるインバータ２７
とを含む。
クロック信号φが°Ｈ°レベルであるとすれば、その反
転信号であるφは“Ｌ°レベルとなる。したがってトラ
ンスファゲート２３を通してＶＣＣによって容量Ｃ０が
充電される。（電荷量〇、−Ｃ７・■６．）。次のタイ
ミングでは、φ−”Ｌ″レベルとき、φ−“Ｈ″となる
ので、容量Ｃ１に充電された電荷の一部がトランスファ
ゲート２４を通して容量Ｃ２に放電される。このとき、
トランスファゲート２３はオフしているので、ＶＣ６に
より新たに容量Ｃ１は充電されない。次に容量Ｃ５が充
電されるのは、容量 Ｃ＋から容量 Ｃ２に電荷の移動
が行なわれた次のタイミングである。
転信号であるφは“Ｌ°レベルとなる。したがってトラ
ンスファゲート２３を通してＶＣＣによって容量Ｃ０が
充電される。（電荷量〇、−Ｃ７・■６．）。次のタイ
ミングでは、φ−”Ｌ″レベルとき、φ−“Ｈ″となる
ので、容量Ｃ１に充電された電荷の一部がトランスファ
ゲート２４を通して容量Ｃ２に放電される。このとき、
トランスファゲート２３はオフしているので、ＶＣ６に
より新たに容量Ｃ１は充電されない。次に容量Ｃ５が充
電されるのは、容量 Ｃ＋から容量 Ｃ２に電荷の移動
が行なわれた次のタイミングである。
このとき、容量Ｃ５に充電された電荷Ｑ１は、トランス
ファゲート２４を通して容量Ｃ２、容量Ｃ３が接続され
るために、両方の容量に分配される。
ファゲート２４を通して容量Ｃ２、容量Ｃ３が接続され
るために、両方の容量に分配される。
したがって、ノードＡの電位は上昇する。そしてノード
Ａの電位がインバータ２７のしきい値を越えるまでの時
間がタイマとしての時間となる。この発明の実施例によ
れば、この時間がＶＰ？パルス幅の時間となる。また、
キャパシタＣ３、Ｃ２の大きさを変えることにより、タ
イマ出力時間を変化させることは容易である。
Ａの電位がインバータ２７のしきい値を越えるまでの時
間がタイマとしての時間となる。この発明の実施例によ
れば、この時間がＶＰ？パルス幅の時間となる。また、
キャパシタＣ３、Ｃ２の大きさを変えることにより、タ
イマ出力時間を変化させることは容易である。
第３図はこの発明にかかる不揮発性記憶装置のチップ−
括消去１１．５のＶＦＰ電位保持時間を示すグラフであ
る。第′う図を参照して、従来の場合に比べてこの実施
例においてはＶＰＰの持続時間ｔ１は、立上がりの時間
遅れτ２が存在しても従来例の場合（ｔ２）よりも大き
くなる。その結果、メモリの一括消去がうまく行なえる
。
括消去１１．５のＶＦＰ電位保持時間を示すグラフであ
る。第′う図を参照して、従来の場合に比べてこの実施
例においてはＶＰＰの持続時間ｔ１は、立上がりの時間
遅れτ２が存在しても従来例の場合（ｔ２）よりも大き
くなる。その結果、メモリの一括消去がうまく行なえる
。
なお、上記実施１１においては、タイマ回路としてスイ
ッチドキャパシタを用いた場合について説明した。スイ
ッチドキャパシタの代わりに周波数変換回路か用いられ
ても同様の効果を奏することは言うまでもない。
ッチドキャパシタを用いた場合について説明した。スイ
ッチドキャパシタの代わりに周波数変換回路か用いられ
ても同様の効果を奏することは言うまでもない。
［発明の効果］
以上のようにこの発明によれば、不揮発性記憶装置のチ
ップ−括消去の際のｖＰＰパルス幅を通常の書込動作時
のパルス幅よりも長くした。したかって、チップ−括消
去時に有効な電位となるＶＰＰの持続時間が長くなる。
ップ−括消去の際のｖＰＰパルス幅を通常の書込動作時
のパルス幅よりも長くした。したかって、チップ−括消
去時に有効な電位となるＶＰＰの持続時間が長くなる。
その結果、チップ−括消去時には負荷が増大するにもか
かわらず、十分な消去が行なえる不揮発性記憶装置が提
供できるという効果がある。
かわらず、十分な消去が行なえる不揮発性記憶装置が提
供できるという効果がある。
第１図はこの発明の一実施例によるタイマ回路の詳細を
示す図であり、第２図はタイマ回路を構成している個々
のタイマの具体的実施例を示す図であり、第３図はこの
発明の詳細な説明するためのＶＰＰの持続時間を示すグ
ラフであり、第４図はＥ Ｅ Ｆ ＲＯＭの１ｇ成を示
すための概略ブロック図であり、第５図はＥ Ｅ Ｆ
ＲＯＭのメモリアレイの一部を示す図であり、第６図は
１つのメモリセル断面を示すＩｔｌｉ而図で面り、第７
図はメモリセルの書込および消去を説明するための図で
あり、第８図はＶＰ ｒを出力するためのｖｒｒ発生回
路を示すブロック図であり、第９図は従来のＥ Ｅ Ｐ
ＲＯＭにおけるｖｒｒの変化の状態を説明するための
グラフである。 図において、１は低周波発振回路、２は周波数変換回路
、４は時定数決定回路、５はスイッチドキャパシタ、６
はｖｒｒ分割回路、７は差動回路、８はチャージポンプ
、９はドライバ、１０は高周波発振凹路、１１はタイマ
回路、１６．１７はトランスファゲート、１８はチップ
イレーズバー人力信号ＣＨＥ、１９はチップイレーズ入
力信号ＣＨＥ、２０はプログラムパルス出力信号ＰＰを
出力する出力信号線、２１はクロック信号φλ力線、２
２はクロックバーｔｉｔ号φ人力線、２３．２４はトラ
ンスファゲート、２７はインバータ、２８はタイマ出力
信号線である。 なお、 図中、 同一符号は同一または相当部分を 示す。 代 理 人 大岩 増 雄 第 図 ２１−７０・ｌフ信号φ入つギ稟 ２２： クロ、７７バ一信号φ２力差鉢２３： Ｆラシ
７フ？γ−ト ２４： トラシス７７γ−Ｆ Ｃ＋ ： ’−ｖ八Ｉへシタ ＣＧ ヤ−ｌぐシタ ２７：４＞ハーフ ２８： タイマ出力信号後 第 １７− トランス７Ｆ７−１− １８ ： ＣＨＥ（＋、、−７ｍ−スノぐ一ンりりイ處
壜Ｆ）＋９ ｓＣＨＥ（＋−７礼−ス入力信号）２ｏ−
、巳ｆＪ勺１号」距 第 Ｐトネレ Ｎトネ（！ トラ−ぢ〉タ トラ〉レスタ 第 図 ３１；午導体幕坂 ３２− コーＪｏ−ル乍−ト ３３：フローティ〉グ′７″斗 ３４：Ｎ”シース砿臂に、曾 ３５： ）＞ネ１しふ會イ乙稠Ｅ ３６ ： Ｎ” ’：ｔｆ末寓１ ３７：７−トパ＋泉 ３８： Ｎ”ｋ’レイ禾故讐 ３９： 之Ｌ２トデートトランぢヌタ ４Ｑ； ｌ七１、）トラ９スタ ４４： ト＞ネ）Ｌシ主Ｘ吉Ｐ
示す図であり、第２図はタイマ回路を構成している個々
のタイマの具体的実施例を示す図であり、第３図はこの
発明の詳細な説明するためのＶＰＰの持続時間を示すグ
ラフであり、第４図はＥ Ｅ Ｆ ＲＯＭの１ｇ成を示
すための概略ブロック図であり、第５図はＥ Ｅ Ｆ
ＲＯＭのメモリアレイの一部を示す図であり、第６図は
１つのメモリセル断面を示すＩｔｌｉ而図で面り、第７
図はメモリセルの書込および消去を説明するための図で
あり、第８図はＶＰ ｒを出力するためのｖｒｒ発生回
路を示すブロック図であり、第９図は従来のＥ Ｅ Ｐ
ＲＯＭにおけるｖｒｒの変化の状態を説明するための
グラフである。 図において、１は低周波発振回路、２は周波数変換回路
、４は時定数決定回路、５はスイッチドキャパシタ、６
はｖｒｒ分割回路、７は差動回路、８はチャージポンプ
、９はドライバ、１０は高周波発振凹路、１１はタイマ
回路、１６．１７はトランスファゲート、１８はチップ
イレーズバー人力信号ＣＨＥ、１９はチップイレーズ入
力信号ＣＨＥ、２０はプログラムパルス出力信号ＰＰを
出力する出力信号線、２１はクロック信号φλ力線、２
２はクロックバーｔｉｔ号φ人力線、２３．２４はトラ
ンスファゲート、２７はインバータ、２８はタイマ出力
信号線である。 なお、 図中、 同一符号は同一または相当部分を 示す。 代 理 人 大岩 増 雄 第 図 ２１−７０・ｌフ信号φ入つギ稟 ２２： クロ、７７バ一信号φ２力差鉢２３： Ｆラシ
７フ？γ−ト ２４： トラシス７７γ−Ｆ Ｃ＋ ： ’−ｖ八Ｉへシタ ＣＧ ヤ−ｌぐシタ ２７：４＞ハーフ ２８： タイマ出力信号後 第 １７− トランス７Ｆ７−１− １８ ： ＣＨＥ（＋、、−７ｍ−スノぐ一ンりりイ處
壜Ｆ）＋９ ｓＣＨＥ（＋−７礼−ス入力信号）２ｏ−
、巳ｆＪ勺１号」距 第 Ｐトネレ Ｎトネ（！ トラ−ぢ〉タ トラ〉レスタ 第 図 ３１；午導体幕坂 ３２− コーＪｏ−ル乍−ト ３３：フローティ〉グ′７″斗 ３４：Ｎ”シース砿臂に、曾 ３５： ）＞ネ１しふ會イ乙稠Ｅ ３６ ： Ｎ” ’：ｔｆ末寓１ ３７：７−トパ＋泉 ３８： Ｎ”ｋ’レイ禾故讐 ３９： 之Ｌ２トデートトランぢヌタ ４Ｑ； ｌ七１、）トラ９スタ ４４： ト＞ネ）Ｌシ主Ｘ吉Ｐ
Claims (1)
- 【特許請求の範囲】 複数のメモリセルを有し、バイトごとまたはメモリセル
全体のいずれかで選択的にメモリセルの消去が可能な不
揮発性メモリ装置であって、前記メモリセルを消去する
ための所定の電位を発生するための所定電位発生手段と
、 前記所定電位発生手段に接続され、前記メモリセルを消
去するためのメモリセル消去手段と、外部から前記バイ
トごと消去またはメモリセル全体の消去のいずれかを選
択する選択信号を受ける選択信号受信手段と、 前記選択信号受信手段に接続され、前記バイトごと消去
信号に応答して、前記所定の電位を第１の時間持続させ
るための第１の時間持続手段と、前記メモリセル全体消
去の信号に応答して前記所定の電位を前記第１の時間よ
り長い第２の時間持続させるための第２の時間持続手段
とを含む、不揮発性メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63271210A JPH02118996A (ja) | 1988-10-27 | 1988-10-27 | 不揮発性メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63271210A JPH02118996A (ja) | 1988-10-27 | 1988-10-27 | 不揮発性メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02118996A true JPH02118996A (ja) | 1990-05-07 |
Family
ID=17496883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63271210A Pending JPH02118996A (ja) | 1988-10-27 | 1988-10-27 | 不揮発性メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02118996A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5592429A (en) * | 1994-10-28 | 1997-01-07 | Nec Corporation | Compact semiconductor memory device capable of preventing incomplete writing and erasing |
-
1988
- 1988-10-27 JP JP63271210A patent/JPH02118996A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5592429A (en) * | 1994-10-28 | 1997-01-07 | Nec Corporation | Compact semiconductor memory device capable of preventing incomplete writing and erasing |
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