JPS5913117B2 - 半導体メモリ - Google Patents

Description

【発明の詳細な説明】 この発明は、読み出し速度をより向上させるよ５ うに
改良した半導体メモリに関する。

半導体メモリは、例えばフローティングゲートを持つた
不揮発性半導体メモリ素子を使用して構成されている。

このフローティングゲート型の不揮発性半導体メモリ素
子は、第１図Ａ−Ｃに示す１０ように、Ｐ型基体１１の
表面部に、ｎｆ領域からなるソース１２およびドレイン
１３を形成し、ソース１２およびドレイン１３間には、
チャネル１４が形成されるように、酸化膜１５を介して
コントロールゲート１６が設けられている。そして、１
５この酸化膜１５中にフローティングゲート１７が埋め
こまれている。同図Ｄは、上記フローティングゲート型
の不揮発性半導体メモリ素子のシン刊ル記号を示してい
る。このように構成されるフローテイングQヨ黹g型フ０
の不揮発性半導体メモリ素子にあつては、フローティ
ングゲート１７に電子を注入することにより、しきい値
電圧Ｖｔｈが上昇設定されるもので、この状態では、通
常のコントロールゲート１６に加えられるゲート電圧信
号では、オン状態とならな２５い。

また、電子が注入されていな場合には、ゲート電圧信号
をコントロールゲート１５に加えることにより、ソース
１２およびドレイン１３間がオン状態となるもので、ゲ
ート電圧信号に対応して、「１」あるいは「Ｏ」の出力
情報の得られるメモ３０り素子１８を構成するようにな
るものである。しかしながら、このようなメモリ素子１
８にあつては、フローティングゲート１７への電子の注
入効率をよくしたり、データ読み出し時におけるメモリ
素子に流れる電流を多くとるためには、実３５効的なゲ
ートであるフローティングゲートＩＴの電位を、コント
ロールゲート１６の電位上昇時に充分上げることが必要
となつてくる。ｌｒ、、− このメモリ素子にあつては、図からも明らかなように、
コントロールゲート１６とフローテイングゲート１７間
、フイールド部分のフローテイングゲート１７と基体１
１間、さらに、フローテイングゲート１７とチヤネル１
４間に、それぞれ容量Ｃ１〜Ｃ３を有するものであり、
コントロールゲート１６およびフローテイングゲート１
７の電位をそれぞれＣＧ，Ｐとすると、このＣＧおよび
Ｆは次の式のように表わされる。

この式かられかるように、フローテイングゲート１７の
電位を上げるには、容量Ｃ３に比して容量Ｃ，を大きく
すればよいが、そのための１つの方法に、フローテイン
グゲートと、コントロールゲート間の絶縁膜厚をうすく
する方法があるが、膜厚をうすくすると、フローテイン
グゲート中の電子が逃げやすくなり、信頼性上の問題が
ある。

他の方法として、フローテイングゲートを大きくする方
法がある。すなわち、容量Ｃ２を形成する所のフローテ
イングゲートと、基板間の距離は、普通７０００λ、ま
たフローテイングゲートと、コントロールゲート間の距
離は、１０００人程度のため、単位面積で比較すれば、
Ｃ，〉Ｃ２となる。よつてチヤネル部分を一定にしてフ
ローテイングゲートを大きくすれば、Ｃ１がＣ，よりは
るかに大きいから、Ｃ，がＣ２＋Ｃ３の増加のわりあい
より、大きくなるものである。第２図は、上記のような
メモリ素子１８で構成されるメモリ装置の構成を平面的
に示したもので、等間隔にして横方向に延びる複数の行
線１９，，１９，・・・を備え、この行線１９１，１９
２・・・それぞれにおいて、複数のメモリ素子１８１１
，１８１，・・・が配置されるようになる。

例えば、行線１９１に対しては、メモリ素子１８１１，
１８，，・・・が等間隔で配置され、そのそれぞれのゲ
ート１６が対応接続され配置される。具体的には、隣接
するメモリ素子１８，１，１８１，・・・のそれぞれの
ゲート１６を接続して、行線１９，を構成するようにす
る。同様に、行線１９，に対しても、メモリ素子１８，
，，１８２２・・・が形成されるもので、この場合対向
するメモリ素子１８１，と１８，１，１８１，と１８，
，，・・・でそれぞれドレイン電極を対向設定し、共通
にして、列線２０１，２０２・・・に接続された構成に
なつている。そして、ソースはグランド線ＧＮＤに接続
されている。すなわち、各メモリ素子１８１１，１８，
，・・・の横方向の長さは、図中斜線で示されたフロー
テイングゲート１７とトランジスタのチヤネル巾Ｗによ
つて決まる。

しかしながら、メモリ集積度の向上のため、フローテイ
ングゲート１７およびチヤネル巾はできるだけ小さくす
ることが要求される。そのため、チヤネル巾Ｗをトラン
ジスタ機能を発揮するために許容される最低の大きさに
しており、例えばコントロールゲートの電位ＣＧが５Ｖ
の時、フローテイングゲートの電位が３程度になるよう
に、フローテイングゲート１７の大きさを決めているの
が現状である。したがつて、メモリ素子のコンダクタン
ス９ｍは上がらず、ＣＧが５でドレイン電圧が５Ｖの時
、１００μＡ程度の出力電流しかとれない。その結果、
このメモリ素子のソース、ドレイン間がオン状態となり
、列線を放電するには、列線の容量が大きく、メモリ素
子に流れる電流が少ないために多くの時間が必要であつ
た。メモリの読み出し速度は、このメモリの読み出し速
度は、このメモリ素子の列線放電時間で制限されデータ
読み出し時間の約半分が、この放電時間に費やされてい
た。この発明は、上記のような事情に鑑みなされたもの
で、メモリ素子に記憶されたデータの読み出し速度を充
分に向上させる半導体メモリを提供することを目的とす
る。

以下、図面を参照してこの発明の一実施例を説明する。

第３図はこの発明の一実施例に係る半導体メモリの構成
を示したものである。同図において１はメモリセルアレ
イで、それぞれ複数の行線１９０〜１９。および行線２
００−？０１ｎは、マトリツクス状に配列され、その各
交差部にそれぞれ前述したようなフローテイングゲート
型ＭＯＳトランジスタでなるメモリセル１８００〜１８
１ｍ，１８１０〜１８１ｒｎ，・・・が配置されている
。そして、そのそれぞれのメモリセルのゲートはそれぞ
れ対応する行線１９０〜１９０に、同じくドレインは対
応する行線２００〜２０ｒｒ］に接続され、ソースがア
ース接続されている。このように構成されるメモリセル
アレイにおいて、１つのメモリセルを選択指定するには
、行線および列線指定で行なうもので、この行線および
列線の指定は、行および列のデコーダ２１，２２で行な
う。

この行および列デコーダ２１，２２それぞれに対して、
図示しないＣＰＵ等から行アドレス信号Ａ。−Ａｉおよ
び列アドレス信号Ａｊ−Ａｒｒ］のそれぞれが供給され
るアドレスバツフア回路２３０〜２３１および２３，〜
２３１Ｔ１が設けられている。例えばアドレスバツフア
回路２３０は、第４図に示すように、インバータ１１お
よびバツフア回路Ｂｌ，Ｂ２から成り、信号Ａ。と同論
理レベルの信号八。とその逆レベルの信号Ａ′ｏを出力
する。他のアドレスバツフア回路２３１〜２３１ｎも同
様に構成されており、アドレスバツフア回路２３０〜２
３１の出力信号Ａ′０，Ａ′０，Ａ゛１，７Ｖ：，．．
．八，，λ゛１は、行デコーダ２１に供給されている。
この行デコーダ２１は例えば第５図に示すように、行線
１９０〜１９。に対応して設けられているデコード回路
２１０〜２１０から構成されている。このデコード回路
２１０〜２１。は同様な回路から成り、例えばデコード
回路２１０は、ノア回路Ｎ１、インバータ２およびバツ
フア回路Ｂ３から構成されている。上記ノア回路Ｎ１に
はアドレスバツフア回路２３０〜２３１からの出力信号
のうち八。，Ａ′１，・・・Ａ′ｉが入力されており、
この信号八。，．／Ｖ′１・・・Ａ′ｉがすべて「ｏ」
の状態すなわち行アドレス信号Ａ。−Ａ１がすべて「０
」の状態で、ノア回路Ｎ１の出力信号Ｑは「１］となる
。そして、インバータ１２の出力は「Ｏ」になり、バツ
フア回路Ｂ３のドライバのトランジスタＢ３ｌがオフ状
態となる。したがつて、バツフア回路Ｂ３の出力である
行線１９０の電位は「１」になる。すなわち、上記信号
Ｑと同論理の信号が行線１９０に出力されるようになつ
ている。また、デコード回路２１，におけるノア回路Ｎ
２の入力は、上記デコード回路２１０におけるアノア回
路Ｎ１とは、信号Ａ。

の代わりに信号Ａ′ｏを入力している点で異なつている
。すなわち、行アドレス信号Ａ。が「１」で、Ａ１〜Ａ
ｉが「０」の状態で、列線１９１が「１」になる。この
ように、行アドレス信号Ａ。−Ａｉの信号の論理レベル
が変わることにより、行線１９０〜１９。のいずれか１
つが［１」レベルとなり、その行線が指定される状態と
なる。一方、列デコーダ２２も行デコーダ２１と同様に
構成されている。

すなわち、列アドレス信号Ａ，〜Ａｍの論理レベル状態
により、列指定線２４０〜２４１Ｔ］のいずれかを［１
」レベル状態として、その列指定線を指定する。列指定
線２４０〜２４１１１は、列ゲート回路２を構成してい
るエンハンスメント型トランジスタ２５０〜２５ｒ１１
のそれぞれのゲートに接続される。このエンハンスメン
ト型トランジスタ２５０〜２５ｒ１１のそれぞれのソー
スは、列線２００〜２０ｒＴ１のそれぞれの一端に接続
される。また、このトランジスタ２５０〜２５ｒＴ１の
ドレインは、共通に接続節点Ｓで接続され、この節点Ｓ
には負荷用のデイプレツシヨン型ＭＯＳトランジスタ２
６を介して電源Ｖｃを供給する。したがつて、列指定線
２４０〜２４１Ｔ）のいずれかが指定され、トランジス
タ２５０〜２５１ｎのいずれかがオン状態になると、そ
のトランジスタに接続されている列線が指定され、その
列線に電源ｃが接続される状態となる。そして、上記節
点Ｓにおける論理電位レベルが、出力回路２７を介して
、このメモリの読み出し情報として、出力端子０ＵＴか
ら出力されるようになつている。一方、各列線２００〜
２０Ｉ１１の他端は、列線放電用のエンハンスメント型
トランジスタ２８０〜２８ｒＴ１のそれぞれのドレイン
に接続されている。このトランジスタ２８０〜２８ｎ１
のソースはアース接続されており、またそれぞれのゲー
トは、パルス制御回路２９からの出力信号Ｄ１が供給さ
れている。この制御回路２９は、アドレス信号Ａ。〜Ａ
ｍの変化時にパルスを発生する第１のパルス発生回路３
０からのパルス信号Ｐにより、一定期間、信号Ｄ１を「
１」レベルとするもので、ノア回路３１の出力信号ａが
「１］レベルになるのに伴ない、信号Ｄ１を「Ｏ」レベ
ルとするものである。上記ノア回路３１には、制御線Ｒ
１の一端および制御線Ｂの一端における節点Ｚの電位レ
ベルの信号が供給されている。

制御線Ｒ１は、行線１９０〜１９０と同様に、フローテ
イングゲート型のトランジスタ３２０〜３２ｒＴ１のそ
れぞれのゲートと接続されている。しかしながらドレイ
ンは列線２００〜２０ｒｎとは接続されず、行線１９０
〜１９。と同様の抵抗値および容量を持たせるようにし
ている。また、この制御線Ｒ１の他端は、第２のパルス
発生回路３３からの出力信号が供給されている。この第
２のパルス発生回路３３はアドレスバツフア２３０〜２
３ｒｒ］からの出力信号ラ八〇，Ｘ０，・・・λ岬，λ
゛。

の入力されるもので、アドレス信号Ａ。−Ａ［Ｔ］の変
化時に、制御線Ｒ１を「Ｏ」レベルとするようなパルス
信号を発生するものである。また、制御線Ｂは列線２０
０〜２０ｍと同様の条件、すなわち容量および抵抗値を
同じにするため、電源ｃを負荷用のデイプレツシヨン型
トランジスタ３４を介し、さらに常時オン状態・となつ
ているエントンスメント型トランジスタ３５を介して供
給している。

そして、コンデンサ３６によつて列線２００〜２０ｒｎ
と同様の容量を持たせるようにしている。この制御線Ｂ
の一端すなわち、ノア回路３１に入力している節点Ｚは
、トランジスタ２８ｍ＋，のドレインに接続されている
。このトランジスタ２８ｒｒ１＋１は、制御線Ｂの放電
用のトランジスタであり、このトランジスタ２８ｒｒ１
＋，のゲートは、前記パルス制御回路２９からの出力信
号Ｄ１が供給されている。すなわち、ノア回路３１は、
制９ＪＩｊ線Ｒ１およびＢが共に放電され「Ｏ」レベル
になつた状態で、信号ａをｌ−１」レベルとするもので
ある。次に、第１のパルス発生回路３０の具体的な回路
例を第６図に示す。

アドレス信号Ａ。は、インバータ３０１で反転され、信
号ｂとしてインバータ３０２に供給される。インバータ
３０２の出力信号は、抵抗３０３およびコンデンサ３０
４で遅延され信号ｃとして、インバータ３０５へ供給さ
れる。インバータ３０５の出力信号ｄはトランジスタ３
０６のゲートに供給される。また信号ｄはインバータ３
０７で反転され信号ｅとしてトランジスタ３０８のゲー
トに供給される。前記信号ｂはまたインバータ３０９で
反転され、信号ｆとしてトランジスタ３１０のゲートに
供給される。また、信号ｆはインバータ３１１により反
転され信号ｇとしてトランジスタ３１２のゲートに供給
される。トランジスタ３０６および３１２は、デイプレ
ツシヨン型トランジスタを介して電源ｃおよびアース間
に直列に接続されている。同様にトランジスタ３０８お
よび３１０は、前記デイプレツシヨン型トランジスタを
介した電源ｃおよびアース間に直列に接続されており、
トランジスタ３０８におけるドレインにおける電位を信
号Ｐ。として出力している。このように構成されるパル
ス回路３００にあつては、第７図に示すようにアドレス
信号Ａ。

が「Ｏ」の状態では、信号Ｃ，ｅ，ｆ，ＰＯは［０」の
状態で、信号Ｂ，ｄ，ｇは［１」の状態になつている。
次に、アドレス信号Ａ。が「１」に変化すると第７図に
示すように、信号ｂは「０」に、信号ｆは「１」に、信
号ｇは「Ｏ」になる。この時、抵抗３０３、コンデンサ
３０４によつて、信号ｃの変化は、遅らされる。したが
つて、信号ｆが「１」に、信号ｇが「Ｏ」になつた時、
信号Ｄ，ｅはそれぞれ「１」「０」のままである。よつ
て、トランジスタ３０８，３１２はカツトオフ状態にな
り信号Ｐ。は「１」となる。そして抵抗３０３コンデン
サ３０４によつて一定時間遅れて、信号ｄは「０」に、
信号ｅは「１」になる。この時、トランジスタ３０８，
３１０は共にオン状態となり、信号Ｐ。ば「Ｏ」となる
。また、アドレス信号Ａ。が「１」から「０」に変化す
る時も同様に、信号Ｆ，ｇはそれぞれ「１」→「０１，
「０」→「１」に変化するが、抵抗３０３、コンデンサ
３０４により、信号Ｄ，ｅは、それぞれ「０」「１」の
状態を保持している。したがつて、トランジスタ３０６
，３１０がカツトオフ状態となり、信号Ｐ。は「１」と
なる。さらに、抵抗３０３コンデンサ３０４によつて、
一定時間遅れて信号Ｄ，ｅは、それぞれ「１」，「０」
になる。この時トランジスタ３０６，３１２はオン状態
となり、信号Ｐ。は「Ｏ」となる。このように、このパ
ルス回路３００によれば、アドレス信号Ｐ。が「１」に
なる。この「１」になつているパルス巾は、抵抗３０３
とコンデンサ３０４によつて決められる。第６図では省
略してあるが、このようなパルス回路がアドレス信号Ａ
，〜Ａｒｒ］が変化した時にも上記同様なパルス信号ｐ
１〜Ｐｒｒｌを発生するようになつている。このパルス
信号Ｐ。−Ｐｒｎは、オア回路３１３に供給され、この
オア回路３１３の出力信号は、第１のパルス発生回路３
０の出力信号Ｐとして用いられている。第８図は、パル
ス制御回路２９の具体的な回路を示すもので、第１のパ
ルス発生回路３０からの出力信号Ｐが入力されるノア回
路２９１と、前記ノア回路３１の出力信号ａが入力され
るノア回路２９２からフリツブフロツプ２９３を形成し
ている。

フリツプフロツプ２９３の出力信号ｈは、インバータ２
９４およびバツフア回路２９５を介して、反転され出力
信号Ｄ１として出力される。すなわち、このパルス制｛
卸回路２９にあつては、アドレス信号Ａ。−Ａｒｌｌの
変化によつて、パルス信号Ｐが「１」となると、信号ｈ
は「Ｏ」となり、信号Ｄ１は「１」となる。この場合、
信号Ｐの「１］となつている期間は、フリツプフロツプ
２９３が倹知出来る程．度の長さで充分である。そして
、制御線Ｒ１およびＤ１が放電され「０」レベルになつ
た状態で信号ａが「１」となり、信号Ｄ１は「０」とな
る。この時パルス信号Ｐは「０」レベルとなつているた
め、信号ｈは「１］になり、信号Ｄ１は「Ｏ」となる。
すなわち、この制御回路２９は、アドレス信号Ａ。−Ａ
ｒｒｌの変化時に、一定期間「１」レベルとする信号Ｄ
１を出力するようになるものである。第９図は、第２の
パルス発生回路３３の具体的な回路を示したものである
。

このパルス発生回路３３は、アドレスバツフア２３０〜
２３ｒ１１それぞれからの出力信号八。Ａ′０，Ａ”，
Ａ′１，・・・，，べ。，ーフＡｒＩｌが入力されるパ
ルス回路４１０〜４１ｒｒ１を備えている。

このパルス回路４１０〜４１ｒｒ］のそれぞれの出力信
号Ｗ。−Ｗｒｎは、第５図に示した前記デコード回路２
１０と同様に構成されるデコード回路４２におけるノア
回路Ｎに入力されている。上記パルス回路４１０〜４１
１ｎは同様の回路から構成されるもので、例えばパルス
回路４１０を例にとつて説明する。パルス回路４１０に
入力される信号Ａ′０，λ゛ｏはそれぞれトランジスタ
４３，４４のドレインに供給される。また信号八。は、
インバータ４５で反転され、抵抗４６およびコンデンサ
４７で遅延され、信号ｔとして、インバータ４８に供給
される。インバータ４８の出力信号ｕはトランジスタ４
４のゲートに供給されると共に、インバータ４９で反転
され、信号ｖとしてトランジスタ４３のゲートに供給さ
れる。そして、トランジスタ４３および４４のそれぞれ
のソースを共通に接続し、その接続点の電位を信号Ｗ。
として出力している。このように構成されパルス発生回
路３３にあつては、信号．Ａ′ｏが「ｏ」であるとする
と、信号Ｔ，ｖは「１」、信号ｕは「Ｏ」となる。

したがつて、トランジスタ４４はカツトオフ状態で、ト
ランジスタ４３はオン状態となり、信号Ｗ。は「Ｏ」と
なる。そして、信号Ａ′ｏが「Ｏ」から「１」に変化し
ても、抵抗４６およびコンデンサ４７により、その変化
は、第１０図に示すように、すぐには信号Ｕ，ｖには表
われない。したがつて、信号Ｗ。は、トランジスタ４３
がオン状態のままであるので、信号Ａ′ｏの変化がその
まま伝わり「１」に変化する。その後抵抗４６およびコ
ンデンサ４７により、一定時間遅れて、信号Ｕ，ｖは、
それぞれ「１」「０」になり、トランジスタ４３はカツ
トオフ、トランジスタ４４はオン状態となる。このラ時
、ＡＯは「Ｏ」になつているので、信号Ｗ。

は「ｏ」になる。次に、Ａ′ｏが「１」→［Ｏ」に、Ａ
′ｏが「ｏ←「１」に変化したとすると、抵抗４６およ
びコンデンサ４７により、その変化は、第１０図に示す
ように、すぐには、信号Ｕ，ｖには、表われない。従つ
て、信号Ｗ。は、トランジスタ４４がオン状態のままで
あるので、信号Ａ。の変化がそのまま伝わり「１」に変
化する。その後、抵抗４６、コンデンサ４７により一定
時間遅れて信号Ｕ，ｖはそれぞれ「Ｏ」［１」になる。
そして、トランジスタ４４はカツトオフ、トランジスタ
４３はオン状態となる。この時信号Ａ′ｏは「０」であ
るので、信号Ｗ。は「０」になる。このようにパルス回
路４１０は、信号八が変化した時、一定期間信号Ｗ。を
「１」とする。また、デコード回路４２は、パルス回路
４１０〜４１ｒｒ１の出力信号Ｗ。

−ＷｒＴｌが「０］の状態では、ノア回路Ｎの出力信号
ｘは「１」であり、その信号ｘを反転したインバータＩ
の出力信号ｙは［０」となつている。したがつて、制御
線Ｒ１は「１」レベル状態となつている。そして、アド
レスバツフア２３０〜２３１Ｔ］の出力信号Ａ゛。Ａ′
０，Ａ′１Ａ′１，・・・ＮｒＴｌＡ岬のいずれかが変
化すると、パルス回路４１０〜４１１ｎの出力信号Ｗ。
−Ｗ［Ｔ１のいずれかが「１］となるため、ノア回路Ｎ
の出力信号Ｘは「Ｏ」となり、制御線Ｒ１は「Ｏ」レベ
ルとなる。このように、この第２のパルス発生回路３３
にあつては、アドレス信号Ａ。−ＡＩＴｌの変化に伴な
つて、一定期間制御線Ｒ１を「０」レベルとする。次に
、このように構成される半導体メモリにおける全体的な
動作について説明する。

第３図において、アドレス信号Ａ。−Ａｒｎが変化する
直記を考える。この時、制御線Ｒ１は「１」、信号Ｄ１
は「０」レベルの状態になつている。そして、制御線Ｂ
はメモリセルアレイ１中の「１」レベルの列線と同様に
、「１」レベルに充電されている。そして、制御線Ｒ１
の電位レベルおよび、信号Ｄ１が入力されているノア回
路３１の出力は「０」となつている。今、アドレス信号
Ａ。−Ａｎｌが変化すると、信号Ｄ１は「１」となり、
トランジスタ２８０〜２８ｒｎ＋，はオン状態となる。
したがつて、列線２００〜２０ｒＴ１および制御線Ｂが
放電され始める。そして、行線が指定され直すのと同様
のタイミングで、制御線Ｒ１が放電され始める。この制
御線ＢおよびＲ１は、それぞれ列線２００〜２０ｎ１お
よび行線１９０〜１９ｎと同様な条件となつているので
、制御線ＢおよびＲ１が放電され「Ｏ」レベルとなつた
のは、それぞれ列線２００〜２０ｒｎ１行線１９０〜１
９。が放電され「Ｏ」レベルとなつたと考えてよい。こ
の制御線ＢおよびＲ１が共に「ｏ」となれば、ノア回路
３１の出力信号ａは「１」となり、パルス制御回路２９
の出力信号Ｄ１は「Ｏ」となる。通常、制御線Ｒ１より
Ｂの方が速く「０」レベルとなるので、ノア回路３１は
、制御線Ｒ１が「０」レベルとなるのを待つている状態
になつている。そして、信号ＤＤｌが「０」になつた状
態でトランジスタ２８０〜２８ｒｒ）＋，がカツトオフ
状態となる。一方、行および列デコーダ２１，２２にも
アドレス信号が供給されており、例えば行線１９１およ
び列線２１１が指定され、メモリセル１８１１が選択さ
れたとする。この時このメモリセルを構成しているフロ
ーテインゲート型トランジスタのフローテイングゲート
に電子が注入されていない場合、トランジスタ１８，１
はオン状態となり、列線２０，を放電し：て、［０」レ
ベルの信号が出力回路２７を介して出力される。この場
合、列線２０，はすでに放電され「０」レベルの状態に
なつているので、出力が「Ｏ」レベルになるのは非常に
速くなる。また、メモリセル１８，，のフローテイング
ゲートに電子が注入されている場合には、メモリセル１
８１１が選択されても、オフ状態に保たれ列線はトラン
ジスタ２６で充電され「１」レベルの信号が出力回路２
７を介して出力される。

この場合、列線２０１をトランジスタ２６により充電す
るものであるが、列線は、あらかじめ放電された状態に
あるので、充電のみを考えればよくこのトランジスタ２
６のコンダクタンス９ｍを充分大きく設定すれば、列線
２０１の充電速度も充分上げることができる。すなわち
データ読み出し速度は速くなる。上記トランジスタ２８
ｍ＋１がカツトオフ状態になると、制御線Ｂは「１」レ
ベルに充電されるので、信号ａは「０」となり、第２の
パルス発生回路３３は、アドレス信号Ａ。

−Ａｒｒｌの変化を待つ状態となる。制御線Ｒ１は、一
定時間の後［１」に充電される。この制御線Ｒ１は、次
のアドレス信号の変化時までに「１」にもどればよいも
のである。このように、この半導体メモリにあつては、
メモリセルが選択される前に列線を放電しておき、さら
に、列線が所定の電位（例えば、出力回路２７が、その
入力の「０」，「１」レベルを、倹知するさかいめ付近
）まで放電されたことを検出して、その放電動作を停止
させるようにしたので、列線の放電時間に無駄がなくな
る。

さらにまた、新たに選択されたメモリセルのフローテイ
ングゲートに電子が注入されていた場合でも、その列線
の充電に妨げとはならない。なお、上記実帷例における
トランジスタ２８０〜２８ｒｒ）は第３図における節点
Ｓ側に設けるようにしてもよい。

この場合行線１９０〜１９。の変化よりも、列デコーダ
２２からの出力の方を速くしておけば、列線２００〜２
０ｒｒ１は、列ゲート回路２のトランジスタ２５０〜２
５ｒｒ１のオン状態にあるどれか１つを介して放電され
る。また、アドレス信号変化時にパルスを発生させる際
に、すべてのアドレス信号Ａ。−ＡｒＩｌが変化した場
合でもよいが、行デコーダ２１の入力アドレス信号Ａｊ
〜Ａｒｎが変化した時だけでもよい。というのは、列線
２００〜２０ｍは、例えば、トランジスタ２５０〜２５
ｒｎによつて非選択の時はカツトオフ状態となつており
、負荷トランジスタ２６から切り離されているからであ
る。したがつて、非選択の列線はすでに「０」レベルに
放電されており、列デコーダ２２の出力信号の切りかわ
りには、特別に放電しなくてもよい。また、最近の半導
体メモリの形成される大規模集積回路ＬＳＩのように、
パワーダウンモードがあるものにあつては、そのＬＳＩ
が非選択の時、各内部回路を非動作状態として、消費電
流を減らすようにしている。

このような機能を持つたものについては、非動作状態と
した時に、アドレス信号変化時同様、パルスを出しても
よい。なぜなら、この切りかえ信号と、アドレス信号は
同時に変化して使用することが多いからである。また、
パルス発生回路は、パワーダウンモードの切りかえ信号
により動作、非動作が制御されてもよい。さらに、上記
実施例ではメモリセルとしてフローテイングゲート型の
トランジスタを用いたが、これは他のメモリ素子および
回路でもよいものである。以上述べたように、この発明
によればメモリセルに記憶されたデータの読み出し速度
をより向上させた半導体メモリを提供することができる
。

【図面の簡単な説明】

第１図Ａ乃至Ｄは、フローテイングゲート型トランジス
タを説明するもので、第１図Ａは平面図、第１図Ｂおよ
びＣはそれぞれ第１図ＡＯ）ｂ−ｂ線およびｃ−ｃ線の
断面構成図、第１図Ｄはこのトランジスタのシンボル記
号を示す図、第２図は上記トランジスタから構成される
メモリを示す平面図、第３図はこの発明の一実症例に係
る半導体メモリの全体を示す回路構成図、第４図および
第５図は上記半導体メモリにおけるアドレスバツフアお
よびデコーダの回路図、第６図は上記半導体メモリにお
ける第１のパルス発生回路の回路図、第７図は上記第１
のパルス発生回路の動作を説明するタイミングチヤート
、第８図および第９図は上記半導体メモリにおけるパル
ス制御回路および第２のパルス発生回路を示す回路図、
第１０図は上記第２のパルス発生回路の動作を説明する
タイミングチヤートである。 １・・・・・・メモリセルアレイ、２・・・・・・列ゲ
ート回路、１８００・ 〜１８。

Claims (1)

1. 【特許請求の範囲】 １ 行線と、この行線を入力されるアドレス信号により
   選択する行デコーダと、この行デコーダおよび上記行線
   を介して駆動されるメモリセルと、このメモリセルから
   データを受ける列線と、その列線を充電するための第１
   のトランジスタと、前記アドレス信号の変化時にパルス
   信号を発生する手段と、前記パルス信号により導通制御
   され、前記列線を所定の時間放電させる第２のトランジ
   スタとを具備したことを特徴とする半導体メモリ。 ２ 前記所定の時間は、前記列線が所定の電位まで放電
   される時間であり、この電位を検出してその放電動作を
   停止する手段を有する特許請求の範囲第１項記載の半導
   体メモリ。 ３ 前記メモリセルのデータに応じて、前記第１のトラ
   ンジスタにより前記列線を充電し、又は前記メモリセル
   により前記列線を放電状態に保持する特許請求の範囲第
   １項又は第２項記載の半導体メモリ。