JPH0211942B2 - - Google Patents
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- JPH0211942B2 JPH0211942B2 JP55012473A JP1247380A JPH0211942B2 JP H0211942 B2 JPH0211942 B2 JP H0211942B2 JP 55012473 A JP55012473 A JP 55012473A JP 1247380 A JP1247380 A JP 1247380A JP H0211942 B2 JPH0211942 B2 JP H0211942B2
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- operational amplifier
- input terminal
- light
- inverting input
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06G—ANALOGUE COMPUTERS
- G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
- G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers specially adapted therefor
- G06G7/16—Arrangements for performing computing operations, e.g. operational amplifiers specially adapted therefor for multiplication or division
- G06G7/163—Arrangements for performing computing operations, e.g. operational amplifiers specially adapted therefor for multiplication or division using a variable impedance controlled by one of the input signals, variable amplification or transfer function
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- Manipulation Of Pulses (AREA)
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Description
【発明の詳細な説明】
この発明は複合フオトカプラを用いた電圧・イ
ンピーダンス変換器と定電流源回路を利用したア
ナログ除算器に関する。
ンピーダンス変換器と定電流源回路を利用したア
ナログ除算器に関する。
従来のアナログ除算器は、除数および被除数を
夫々対数変換してから減算し、その結果を逆対数
変換して除算を行なうようにしていた。
夫々対数変換してから減算し、その結果を逆対数
変換して除算を行なうようにしていた。
そのため、アナログ除算器は基本的に少なくと
も２個の対数変換器と１個の減算器および１個の
逆対数変換器という４機能を備える必要があり、
それだけでも構成が複雑になるという問題があつ
た。
も２個の対数変換器と１個の減算器および１個の
逆対数変換器という４機能を備える必要があり、
それだけでも構成が複雑になるという問題があつ
た。
さらに、対数変換器および逆対数変換器はいず
れも温度変化に対してドリフトが生じ易く、高精
度の演算を行なうためには温度補償回路が必要に
なり、極めて複雑な構成になるという問題があつ
た。
れも温度変化に対してドリフトが生じ易く、高精
度の演算を行なうためには温度補償回路が必要に
なり、極めて複雑な構成になるという問題があつ
た。
この発明は上記の問題を解消するためになされ
たものであり、簡単な構成で、しかも温度による
影響が補償されて高精度な除算をなし得るアナロ
グ除算器を提供することを目的とする。
たものであり、簡単な構成で、しかも温度による
影響が補償されて高精度な除算をなし得るアナロ
グ除算器を提供することを目的とする。
この発明は上記の目的を達成するため、一つの
容器内に、１個の発光素子と同一ペレツト上に近
接して形成した増幅率及び温度ドリフトが略等し
い第１、第２の受光素子とを、この第１、第２の
受光素子が前記発光素子の発する光を各々略均等
に受光するように対置してなる複合フオトカプラ
と、その発光素子を負荷として接続して、反転入
力端子への入力電圧に応じて該発光素子を発光さ
せるオペアンプとを設け、電源とアース間に定電
流源と上記第１の受光素子とを直列に接続し、そ
の接続点を上記オペアンプの非反転入力端子に接
続して負帰還増幅器を構成すると共に、 上記第２の受光素子と可変インピーダンス素子
と負荷抵抗とを電源とアース間に直列に接続して
上記第２の受光素子を負荷抵抗に流す電流値を決
める抵抗とし、上記可変インピーダンス素子と第
２の受光素子との接続点をオペアンプの反転入力
端子に接続して負帰還をかけ、該オペアンプによ
つて上記反転入力端子に入力される電圧が非反転
入力端子に入力される電圧と等しくなるように上
記可変インピーダンス素子を制御する定電流源回
路と、 この定電流源回路のオペアンプの非反転入力端
子と上記負帰還増幅器のオペアンプの反転入力端
子にそれぞれ除算される情報と除算する情報を印
加する除算情報入力端子と、 上記定電流源回路の負荷抵抗の両端から演算さ
れた商情報を取り出す演算商情報出力端子とを備
えたアナログ除算器を提供するものである。
容器内に、１個の発光素子と同一ペレツト上に近
接して形成した増幅率及び温度ドリフトが略等し
い第１、第２の受光素子とを、この第１、第２の
受光素子が前記発光素子の発する光を各々略均等
に受光するように対置してなる複合フオトカプラ
と、その発光素子を負荷として接続して、反転入
力端子への入力電圧に応じて該発光素子を発光さ
せるオペアンプとを設け、電源とアース間に定電
流源と上記第１の受光素子とを直列に接続し、そ
の接続点を上記オペアンプの非反転入力端子に接
続して負帰還増幅器を構成すると共に、 上記第２の受光素子と可変インピーダンス素子
と負荷抵抗とを電源とアース間に直列に接続して
上記第２の受光素子を負荷抵抗に流す電流値を決
める抵抗とし、上記可変インピーダンス素子と第
２の受光素子との接続点をオペアンプの反転入力
端子に接続して負帰還をかけ、該オペアンプによ
つて上記反転入力端子に入力される電圧が非反転
入力端子に入力される電圧と等しくなるように上
記可変インピーダンス素子を制御する定電流源回
路と、 この定電流源回路のオペアンプの非反転入力端
子と上記負帰還増幅器のオペアンプの反転入力端
子にそれぞれ除算される情報と除算する情報を印
加する除算情報入力端子と、 上記定電流源回路の負荷抵抗の両端から演算さ
れた商情報を取り出す演算商情報出力端子とを備
えたアナログ除算器を提供するものである。
以下、この発明の実施例を添付図面を参照して
説明するが、実施例において使用している各オペ
アンプは、そのオフセツト電圧及び入力洩れ電流
を無視して理想オペアンプと考えて説明する。
説明するが、実施例において使用している各オペ
アンプは、そのオフセツト電圧及び入力洩れ電流
を無視して理想オペアンプと考えて説明する。
第１図はこの発明において使用する複合フオト
カプラを用いた電圧・インピーダンス変換器の回
路図である。
カプラを用いた電圧・インピーダンス変換器の回
路図である。
図中、オペアンプ１の反転入力端子には、入
力端子ａ，ｂ間の入力電圧Einが直接印加されて
いる。複合フオトカプラ２は、一つの容器内に発
光素子としての発光ダイオードLEDと、同一ペ
レツト上に近接して形成した第１、第２の受光素
子としてのバイポーラ型フオトトランジスタPT1
とPT2とを、この第１、第２のフオトトランジス
タPT1とPT2とが発光ダイオードLEDの発する光
を各々略均等に受光するように対置して形成され
ている。
力端子ａ，ｂ間の入力電圧Einが直接印加されて
いる。複合フオトカプラ２は、一つの容器内に発
光素子としての発光ダイオードLEDと、同一ペ
レツト上に近接して形成した第１、第２の受光素
子としてのバイポーラ型フオトトランジスタPT1
とPT2とを、この第１、第２のフオトトランジス
タPT1とPT2とが発光ダイオードLEDの発する光
を各々略均等に受光するように対置して形成され
ている。
そして、この複合フオトカプラ２の発光ダイオ
ードLEDのアノーードを抵抗R1を介してオペア
ンプ１の出力端子に接続し、そのカソードを接地
してある。また、第１のフオトトランジスタPT1
のコレクタを定電流源３を介して正電源＋Ｖに接
続するとともに、オペアンプ１の非反転入力端子
に接続して負帰還をかけ、そのエミツタは接地
してある。
ードLEDのアノーードを抵抗R1を介してオペア
ンプ１の出力端子に接続し、そのカソードを接地
してある。また、第１のフオトトランジスタPT1
のコレクタを定電流源３を介して正電源＋Ｖに接
続するとともに、オペアンプ１の非反転入力端子
に接続して負帰還をかけ、そのエミツタは接地
してある。
このようにして、全体として入力電圧Einに応
じて複合フオトカプラ２の発光ダイオードLED
を発光させるとともに、その第１のフオトトラン
ジスタPT1の出力を負帰還される負帰還増幅器が
構成されている。
じて複合フオトカプラ２の発光ダイオードLED
を発光させるとともに、その第１のフオトトラン
ジスタPT1の出力を負帰還される負帰還増幅器が
構成されている。
次に、このように構成された電圧・インピーダ
ンス変換器の作用について説明する。
ンス変換器の作用について説明する。
まず、オペアンプ１はその反転入力端子に印加
される入力電圧Einがが高くなると、その出力電
圧が低下して複合フオトカプラ２の発光ダイオー
ドLEDに流す電流を減少させるので、発光ダイ
オードLEDの発光量が減少する。それによつて、
第１のフオトトランジスタPT1の内部インピーダ
ンス（エミツタ・コレクタ間抵抗）Z1が大きくな
り、点の電圧Veが高くなる。
される入力電圧Einがが高くなると、その出力電
圧が低下して複合フオトカプラ２の発光ダイオー
ドLEDに流す電流を減少させるので、発光ダイ
オードLEDの発光量が減少する。それによつて、
第１のフオトトランジスタPT1の内部インピーダ
ンス（エミツタ・コレクタ間抵抗）Z1が大きくな
り、点の電圧Veが高くなる。
逆に、入力電圧Einが低くなると、オペアンプ
１はその出力電圧が上昇して発光ダイオード
LEDに流す電流を増加させるので、発光ダイオ
ードLEDの発光量が増加する。それによつて、
第１のフオトトランジスタPT1の内部インピーダ
ンスZ1が小さくなり、点の電圧Veが低くなる。
１はその出力電圧が上昇して発光ダイオード
LEDに流す電流を増加させるので、発光ダイオ
ードLEDの発光量が増加する。それによつて、
第１のフオトトランジスタPT1の内部インピーダ
ンスZ1が小さくなり、点の電圧Veが低くなる。
そして、いずれの場合でも、オペアンプ１はそ
の出力端子から発光ダイオードLEDに流す電流
を、非反転入力電圧となる点の電圧Veが反転
入力電圧Einと等しく（Ve＝Ein）なるように制
御して平衡状態に保持する。
の出力端子から発光ダイオードLEDに流す電流
を、非反転入力電圧となる点の電圧Veが反転
入力電圧Einと等しく（Ve＝Ein）なるように制
御して平衡状態に保持する。
したがつて、入力電圧Einと第１のフオトトラ
ンジスタPT1の内部インピーダンスZ1、および定
電流源３から第１のフオトトランジスタPT1に流
れる電流Icとの間には、次式で示す関係が成立す
る。
ンジスタPT1の内部インピーダンスZ1、および定
電流源３から第１のフオトトランジスタPT1に流
れる電流Icとの間には、次式で示す関係が成立す
る。
Z1＝Ve／Ic＝Ein／Ic ………(1)
この(1)式において、電流Icは定電流源３を使用
しているから一定である。したがつて、複合フオ
トカプラ２の第１のフオトトランジスタPT1の内
部インピーダンスZ1は入力電圧Einに比例して変
化する。
しているから一定である。したがつて、複合フオ
トカプラ２の第１のフオトトランジスタPT1の内
部インピーダンスZ1は入力電圧Einに比例して変
化する。
ところで、第１、第２のフオトトランジスタ
PT1とPT2は同一ペレツト上に近接して形成して
あるから、略同様に温度変化の影響を受ける。ま
た、第１、第２のフオトトランジスタPT1とPT2
は各々略均等に発光ダイオードLEDの光を受光
するように対置してある。
PT1とPT2は同一ペレツト上に近接して形成して
あるから、略同様に温度変化の影響を受ける。ま
た、第１、第２のフオトトランジスタPT1とPT2
は各々略均等に発光ダイオードLEDの光を受光
するように対置してある。
したがつて、第１、第２のフオトトランジスタ
PT1，PT2をその直流電流増幅率hFEおよび温度
ドリフトが略等しくなるように形成すれば、発光
ダイオードLEDが発光することによつて、第１、
第２のフオトトランジスタPT1，PT2には同量の
光電流が流れる。
PT1，PT2をその直流電流増幅率hFEおよび温度
ドリフトが略等しくなるように形成すれば、発光
ダイオードLEDが発光することによつて、第１、
第２のフオトトランジスタPT1，PT2には同量の
光電流が流れる。
すなわち、第１のフオトトランジスタPT1の内
部インピーダンスZ1と第２のフオトトランジスタ
PT2の内部インピーダンスZ2との間には次式に示
す関係が成立する。
部インピーダンスZ1と第２のフオトトランジスタ
PT2の内部インピーダンスZ2との間には次式に示
す関係が成立する。
Z2＝Z1＝Ein／Ic ………(2)
したがつて、複合フオトカプラ２の第２のフオ
トトランジスタPT2の内部インピーダンス、すな
わち出力端子ｃ−ｄ間の出力インピーダンスZ2
は、第１のフオトトランジスタPT1の内部インピ
ーダンスZ1と同じに入力電圧Einに比例して変化
する。
トトランジスタPT2の内部インピーダンス、すな
わち出力端子ｃ−ｄ間の出力インピーダンスZ2
は、第１のフオトトランジスタPT1の内部インピ
ーダンスZ1と同じに入力電圧Einに比例して変化
する。
次に、この回路において入力電圧Einに対する
複合フオトカプラ２の第２のフオトトランジスタ
PT2の内部インピーダンスZ2が決まつた時に、周
囲温度の変化が及ぼす影響について述べる。
複合フオトカプラ２の第２のフオトトランジスタ
PT2の内部インピーダンスZ2が決まつた時に、周
囲温度の変化が及ぼす影響について述べる。
例えば温度が上昇すると、第１、第２のフオト
トランジスタPT1，PT2は夫々直流電流増幅率
hFEが大きくなるから、夫々の光電流は直流電流
増幅率hFEの大きさにもよるが、略＋1.0％／℃増
大する。
トランジスタPT1，PT2は夫々直流電流増幅率
hFEが大きくなるから、夫々の光電流は直流電流
増幅率hFEの大きさにもよるが、略＋1.0％／℃増
大する。
したがつて、この時には第２のフオトトランジ
スタPT2による端子ｃ−ｄ間の出力インピーダン
スが小さくなる傾向にある。
スタPT2による端子ｃ−ｄ間の出力インピーダン
スが小さくなる傾向にある。
しかし、第１のフオトトランジスタPT1の光電
流が増大すると、その内部インピーダンスが小さ
くなるのでオペアンプ１への負帰還量が増加し、
オペアンプ１の出力電圧が低下する。それによつ
て、発光ダイオードLEDの発光量が減少するか
ら、第１、第２のフオトトランジスタPT1，PT2
の光電流は夫々温度変化による増大を抑制され
る。
流が増大すると、その内部インピーダンスが小さ
くなるのでオペアンプ１への負帰還量が増加し、
オペアンプ１の出力電圧が低下する。それによつ
て、発光ダイオードLEDの発光量が減少するか
ら、第１、第２のフオトトランジスタPT1，PT2
の光電流は夫々温度変化による増大を抑制され
る。
逆に、温度が低下して第１、第２のフオトトラ
ンジスタPT1，PT2の直流電流増幅率hFEが小さ
くなると、フオトトランジスタPT1によるオペア
ンプ１への負帰還量が減少し、その出力電圧が上
昇して発光ダイオードLEDの発光量が増加する
ので、フオトトランジスタPT1，PT2の光電流の
減少が抑制される。
ンジスタPT1，PT2の直流電流増幅率hFEが小さ
くなると、フオトトランジスタPT1によるオペア
ンプ１への負帰還量が減少し、その出力電圧が上
昇して発光ダイオードLEDの発光量が増加する
ので、フオトトランジスタPT1，PT2の光電流の
減少が抑制される。
このように、第２のフオトトランジスタPT2の
直流電流増幅率hFEが温度によつて変化しても、
入力電圧Einに対する出力インピーダンスZ2は実
質的には変化しないことになる。
直流電流増幅率hFEが温度によつて変化しても、
入力電圧Einに対する出力インピーダンスZ2は実
質的には変化しないことになる。
第２図は複合フオトカプラ２の第１、第２の受
光素子であるフオトトランジスタPT1，PT2を
夫々バイポーラ型フオトトランジスタに代えて電
界効果型フオトトランジスタによつて構成した第
１図と同様な負帰還増幅器を構成する電圧・イン
ピーダンス変換器の回路図である。
光素子であるフオトトランジスタPT1，PT2を
夫々バイポーラ型フオトトランジスタに代えて電
界効果型フオトトランジスタによつて構成した第
１図と同様な負帰還増幅器を構成する電圧・イン
ピーダンス変換器の回路図である。
この回路と第１図の回路とが異なる点は、その
構成において第１のフオトトランジスタPT1のド
レーンをオペアンプ１の非反転入力端子および
定電流源３を介して正電源＋Ｖに夫々接続し、そ
のソースを接地したこと、および第２のフオトト
ランジスタPT2のドレーン・ソース間抵抗を出力
インピーダンスZ2としたことであり、その作用は
第１図の回路と同様であるからその説明は省略す
る。
構成において第１のフオトトランジスタPT1のド
レーンをオペアンプ１の非反転入力端子および
定電流源３を介して正電源＋Ｖに夫々接続し、そ
のソースを接地したこと、および第２のフオトト
ランジスタPT2のドレーン・ソース間抵抗を出力
インピーダンスZ2としたことであり、その作用は
第１図の回路と同様であるからその説明は省略す
る。
第３図及び第４図は夫々一般的な定電流源回路
の異なる例を示す回路図である。
の異なる例を示す回路図である。
第３図の定電流源回路は、一端を正の定電圧源
＋Vcに接続した負荷抵抗R4から定電流を吸い込
む電流流入型の定電流源回路である。
＋Vcに接続した負荷抵抗R4から定電流を吸い込
む電流流入型の定電流源回路である。
この定電流源回路の構成は、オペアンプ４の非
反転入力端子の入力端子ｆに、その出力端子を
抵抗R2を介して電界効果型トランジスタ（FET）
Q1のゲートに接続する。また、FET Q1のソース
を負荷抵抗R4に流す定電流の値を決定する標準
抵抗R3を介して接地するとともに、オペアンプ
４の反転入力端子に接続して負帰還をかける。
そして、正の定電圧源＋VcとFET Q1のドレー
ンとの間に負荷抵抗R4を介挿してある。なお、
抵抗R2の有無は直接動作に影響を与えない。
反転入力端子の入力端子ｆに、その出力端子を
抵抗R2を介して電界効果型トランジスタ（FET）
Q1のゲートに接続する。また、FET Q1のソース
を負荷抵抗R4に流す定電流の値を決定する標準
抵抗R3を介して接地するとともに、オペアンプ
４の反転入力端子に接続して負帰還をかける。
そして、正の定電圧源＋VcとFET Q1のドレー
ンとの間に負荷抵抗R4を介挿してある。なお、
抵抗R2の有無は直接動作に影響を与えない。
この定電流源回路の作用について説明すると、
オペアンプ４は入力端子ｆ−ｇ間（非反転入力端
子）に印加される入力電圧Einと、その反転入
力端子に入力される電圧VR（電流I3による標準
抵抗R3での電圧降下によつて決る）とを比較し、
両電圧が等しく（VR＝Ein）なるように可変イン
ピーダンス素子であるFET Q1のゲートに加える
出力電圧を制御し、それによつてこのFET Q1の
ソース・ドレーン間のインピーダンスを変化させ
る。
オペアンプ４は入力端子ｆ−ｇ間（非反転入力端
子）に印加される入力電圧Einと、その反転入
力端子に入力される電圧VR（電流I3による標準
抵抗R3での電圧降下によつて決る）とを比較し、
両電圧が等しく（VR＝Ein）なるように可変イン
ピーダンス素子であるFET Q1のゲートに加える
出力電圧を制御し、それによつてこのFET Q1の
ソース・ドレーン間のインピーダンスを変化させ
る。
したがつて、入力電圧Einと、標準抵抗R3（そ
の抵抗値をR3とする）および標準抵抗R3を流れ
る電流I3との間には次式によつて示す関係が成立
する。
の抵抗値をR3とする）および標準抵抗R3を流れ
る電流I3との間には次式によつて示す関係が成立
する。
I3＝Ein／R3 ………(3)
ここで、FET Q1のゲート洩れ電流を無視する
（通常無視しうる程少ない）と、負荷抵抗R4を流
れる電流I4は標準抵抗R3を流れる電流I3と等しく
なる（I4＝I3）ので、電流I4は前述した(3)式から
次式のようになる。
（通常無視しうる程少ない）と、負荷抵抗R4を流
れる電流I4は標準抵抗R3を流れる電流I3と等しく
なる（I4＝I3）ので、電流I4は前述した(3)式から
次式のようになる。
I4＝I3＝Ein／R3 ………(4)
このように、負荷抵抗R4に流れる電流I4は入力
電圧Einに比例して変化する。
電圧Einに比例して変化する。
したがつて、入力電圧Einと、出力端子ｈ−ｉ
間（負荷抵抗R4の両端）から得られる出力電圧
E0との間には、前述した(3)、(4)式から次式に示
す関係が成立する。
間（負荷抵抗R4の両端）から得られる出力電圧
E0との間には、前述した(3)、(4)式から次式に示
す関係が成立する。
E0＝I4・R4＝I3・R4＝R4／R3・Ein………(5)
第４図の定電流源回路は、一端をアースした負
荷抵抗R7に定電流を流し込む電流流出型の定電
流源回路である。
荷抵抗R7に定電流を流し込む電流流出型の定電
流源回路である。
この定電流源回路の構成は、オペアンプ５の非
反転入力端子の入力端子ｋに、その出力端子を
抵抗R5を介して電界効果型トランジスタ（FET）
Q2のゲートに接続する。また、FET Q2のドレー
ンを負荷抵抗R7に流す定電流の値を決定する標
準抵抗R6を介して正の定電圧源＋Vcに接続する
とともに、オペアンプ５の反転入力端子に接続
して負帰還をかける。そして、アースとFET Q2
のソースとの間に負荷抵抗R7を介挿してある。
なお、抵抗R5の有無は直接動作に影響を与えな
い。
反転入力端子の入力端子ｋに、その出力端子を
抵抗R5を介して電界効果型トランジスタ（FET）
Q2のゲートに接続する。また、FET Q2のドレー
ンを負荷抵抗R7に流す定電流の値を決定する標
準抵抗R6を介して正の定電圧源＋Vcに接続する
とともに、オペアンプ５の反転入力端子に接続
して負帰還をかける。そして、アースとFET Q2
のソースとの間に負荷抵抗R7を介挿してある。
なお、抵抗R5の有無は直接動作に影響を与えな
い。
この定電流源回路の作用について説明すると、
オペアンプ５は入力端子ｋ−ｊ間に印加される入
力電圧Einと電流I6による標準抵抗R6での電圧降
下ERとが等しく（ER＝Ein）なるように、すなわ
ち非反転入力電圧と反転入力電圧とが等しくなる
ようにFET Q2のゲートに加える出力電圧を制御
する。
オペアンプ５は入力端子ｋ−ｊ間に印加される入
力電圧Einと電流I6による標準抵抗R6での電圧降
下ERとが等しく（ER＝Ein）なるように、すなわ
ち非反転入力電圧と反転入力電圧とが等しくなる
ようにFET Q2のゲートに加える出力電圧を制御
する。
したがつて、入力電圧Einと、標準抵抗R6（そ
の抵抗値をR6とする）および標準抵抗R6を流れ
る電流I6との間には次式によつて示す関係が成立
する。
の抵抗値をR6とする）および標準抵抗R6を流れ
る電流I6との間には次式によつて示す関係が成立
する。
I6＝ER／R6＝Ein／R6 ………(6)
ここで、FET Q2のゲート洩れ電流を無視する
（通常無視しうる程少ない）と、負荷抵抗R7を流
れる電流I7は標準抵抗R6を流れる電流I6と等しく
なる（I7＝I6）ので、電流I7は前述した(6)式から
次式のようになる。
（通常無視しうる程少ない）と、負荷抵抗R7を流
れる電流I7は標準抵抗R6を流れる電流I6と等しく
なる（I7＝I6）ので、電流I7は前述した(6)式から
次式のようになる。
I7＝I6＝Ein／R6 ………(7)
このように、負荷抵抗R7に流れる電流I7は入力
電圧Einに比例して変化する。
電圧Einに比例して変化する。
したがつて、入力電圧Einと、出力端子ｌ−ｍ
間（負荷抵抗R7の両端）から得られる出力電圧
E0との間には前述した(6)・(7)式から次式に示す
関係が成立する。
間（負荷抵抗R7の両端）から得られる出力電圧
E0との間には前述した(6)・(7)式から次式に示す
関係が成立する。
E0＝I7・R7＝I6・R7＝R7／R6・Ein ………(8)
第５図はこの発明の第１実施例を示す回路図で
あり、第３図と同様な定電流源回路A1と第２図
と同様な負帰還増幅器を構成する電圧・インピー
ダンス変換器A2とによつて構成したアナログ除
算器である。
あり、第３図と同様な定電流源回路A1と第２図
と同様な負帰還増幅器を構成する電圧・インピー
ダンス変換器A2とによつて構成したアナログ除
算器である。
すなわち、電圧・インピーダンス変換器A2の
複合フオトカプラ２の第２のフオトトランジスタ
PT2のドレーンを定電流源回路A1のFET Q1のソ
ースおよびオペアンプ４の反転入力端子に接続
し、そのソースを接地する。
複合フオトカプラ２の第２のフオトトランジスタ
PT2のドレーンを定電流源回路A1のFET Q1のソ
ースおよびオペアンプ４の反転入力端子に接続
し、そのソースを接地する。
つまり、電圧・インピーダンス変換器A2の出
力インピーダンス、すなわち複合フオトカプラ２
の第２のフオトトランジスタPT2の内部インピー
ダンスZ2を、電流流入型の定電流源回路A1の負
荷抵抗R4に流す電流値を決める抵抗（第３図の
標準抵抗R3に相当）として使用する。
力インピーダンス、すなわち複合フオトカプラ２
の第２のフオトトランジスタPT2の内部インピー
ダンスZ2を、電流流入型の定電流源回路A1の負
荷抵抗R4に流す電流値を決める抵抗（第３図の
標準抵抗R3に相当）として使用する。
このように構成したアナログ除算器の作用につ
いて説明する。
いて説明する。
定電流源回路A1の入力端子ｆ−ｇ間、すなわ
ちオペアンプ４の非反転入力端子に第１の入力
電圧EiAを、電圧・インピーダンス変換器A2の入
力端子ａ−ｂ間、すなわちオペアンプ１の反転入
力端子の第２の入力電圧EiBを夫々印加した時、
出力端子ｈ−ｉ間、すなわち負荷抵抗R4の両端
から得られる出力電圧E0は、前述した(5)式にお
いてR3＝Z2となるから、次式によつて求められ
る。
ちオペアンプ４の非反転入力端子に第１の入力
電圧EiAを、電圧・インピーダンス変換器A2の入
力端子ａ−ｂ間、すなわちオペアンプ１の反転入
力端子の第２の入力電圧EiBを夫々印加した時、
出力端子ｈ−ｉ間、すなわち負荷抵抗R4の両端
から得られる出力電圧E0は、前述した(5)式にお
いてR3＝Z2となるから、次式によつて求められ
る。
この場合、入力端子ｆ，ｇが除算される情報
を、入力端子ａ，ｂが除算する情報をそれぞれ印
加する除算情報入力端子であり、出力端子ｈ，ｉ
が演算された商情報を取り出す演算商情報出力端
子である。
を、入力端子ａ，ｂが除算する情報をそれぞれ印
加する除算情報入力端子であり、出力端子ｈ，ｉ
が演算された商情報を取り出す演算商情報出力端
子である。
E0＝R4／Z2・EiA ………(9)
ここで、複合フオトカプラ２の第２のフオトト
ランジスタPT2の内部インピーダンスZ2は、前述
した(2)式に対応して次式によつて求められる。
ランジスタPT2の内部インピーダンスZ2は、前述
した(2)式に対応して次式によつて求められる。
Z2＝EiB／Ic ………(10)
この(10)式を(9)式に代入すると次式が得られる。
E0＝R4／EiB／Ic・EiA＝Ic・R4・EiA／EiB………(11)
ここで、IcおよびR4の値は一定であるから、
Ic・R4＝Ｋとおくと、出力電圧E0と第１、第２
の入力電圧EiA、EiBとの間には、次式で示す関係
が成立する。
Ic・R4＝Ｋとおくと、出力電圧E0と第１、第２
の入力電圧EiA、EiBとの間には、次式で示す関係
が成立する。
E0＝K.EiA／EiB ………(12)
このように、出力電圧E0として第１の入力電
圧EiAを第２の入力電圧EiBで除した商に相当する
電圧が得られるので、除算を行なうことができ
る。
圧EiAを第２の入力電圧EiBで除した商に相当する
電圧が得られるので、除算を行なうことができ
る。
但し、回路の特性上第１、第２の入力電圧EiA、
EiBは、夫々EiA≧０、EiB≧０の範囲で使用可能
である。
EiBは、夫々EiA≧０、EiB≧０の範囲で使用可能
である。
第６図はこの発明の第２実施例を示す回路図で
あり、この実施例では定電流源回路A1を第４図
と同様に構成し、電圧・インピーダンス変換器
A2の出力インピーダンス、すなわち複合フオト
カプラ２の第２のフオトトランジスタPT2の内部
インピーダンスZ2を、電流流出型の定電流源回路
A1の負荷抵抗R7に流す電流値を決める抵抗（第
４図の標準抵抗R6に相当）として使用する。
あり、この実施例では定電流源回路A1を第４図
と同様に構成し、電圧・インピーダンス変換器
A2の出力インピーダンス、すなわち複合フオト
カプラ２の第２のフオトトランジスタPT2の内部
インピーダンスZ2を、電流流出型の定電流源回路
A1の負荷抵抗R7に流す電流値を決める抵抗（第
４図の標準抵抗R6に相当）として使用する。
したがつて、定電流源回路A1の入力端子ｊ−
ｋ間に第１の入力電圧EiAを、電圧・インピーダ
ンス変換器A2の入力端子ａ−ｂ間に第２の入力
電圧EiBを夫々印加した時、出力端子ｌ−ｍ間、
すなわち負荷抵抗R7の両端から得られる出力電
圧E0は、前述した(8)式においてR6＝R7となり、
また第２のフオトトランジスタPT2の内部インピ
ーダンスZ2は前述した(10)式に示すとおりであるか
ら、次式によつて求められる。
ｋ間に第１の入力電圧EiAを、電圧・インピーダ
ンス変換器A2の入力端子ａ−ｂ間に第２の入力
電圧EiBを夫々印加した時、出力端子ｌ−ｍ間、
すなわち負荷抵抗R7の両端から得られる出力電
圧E0は、前述した(8)式においてR6＝R7となり、
また第２のフオトトランジスタPT2の内部インピ
ーダンスZ2は前述した(10)式に示すとおりであるか
ら、次式によつて求められる。
E0＝R7／Z2・EiA＝R7／EiB／Ic・
EiA＝Ic・R7・EiA／EiB………（13） ここで、IcおよびR7の値は一定であるから、
Ic・R7＝Ｋとおくと、前述した第１実施例の(12)
式と同様になり、除算を行なうことができる。但
し、その使用範囲は第１実施例の場合と同様に、
EiA≧０、EiB≧０の範囲である。
EiA＝Ic・R7・EiA／EiB………（13） ここで、IcおよびR7の値は一定であるから、
Ic・R7＝Ｋとおくと、前述した第１実施例の(12)
式と同様になり、除算を行なうことができる。但
し、その使用範囲は第１実施例の場合と同様に、
EiA≧０、EiB≧０の範囲である。
この実施例では、入力端子ｊ，ｋが除算される
情報を、入力端子ａ，ｂが除算する情報をそれぞ
れ印加する除算情報入力端子であり、出力端子
ｌ，ｍが演算された商情報を取り出す演算商情報
出力端子である。
情報を、入力端子ａ，ｂが除算する情報をそれぞ
れ印加する除算情報入力端子であり、出力端子
ｌ，ｍが演算された商情報を取り出す演算商情報
出力端子である。
なお、上記説明においては、電圧・インピーダ
ンス変換器として第２図に示す変換器を使用した
例を示したが、第１図に示す変換器を用いてもよ
いことは勿論である。
ンス変換器として第２図に示す変換器を使用した
例を示したが、第１図に示す変換器を用いてもよ
いことは勿論である。
また、複合フオトカプラの発光素子として発光
ダイオードに代えてフイラメントランプ等を用い
てもよく、また第１、第２の受光素子としてフオ
トトランジスタに代えてCdSやCdSe等を用いて
もよい。
ダイオードに代えてフイラメントランプ等を用い
てもよく、また第１、第２の受光素子としてフオ
トトランジスタに代えてCdSやCdSe等を用いて
もよい。
以上、実施例について述べたように、この発明
によるアナログ除算器は、除数、被除数を示す入
力電圧によつて直接演算を行なうことができ、ま
た特別の温度補償回路を設けなくとも温度による
影響が補償されるので、その構成が極めて簡単に
なるとともに、高精度の除算を行なうことができ
る。
によるアナログ除算器は、除数、被除数を示す入
力電圧によつて直接演算を行なうことができ、ま
た特別の温度補償回路を設けなくとも温度による
影響が補償されるので、その構成が極めて簡単に
なるとともに、高精度の除算を行なうことができ
る。
第１図および第２図は、夫々この発明に使用す
る複合フオトカプラを用いた電圧・インピーダン
ス変換器の異なる例を示す回路図である。第３図
および第４図は、夫々一般的な定電流源回路の異
なる例を示す回路図である。第５図は、この発明
の第１実施例を示す回路図である。第６図は、こ
の発明の第２実施例を示す回路図である。 １，４，５……オペアンプ、２……複合フオト
カプラ、３……定電流源、PT1……第１のフオト
トランジスタ、PT2……第２のフオトトランジス
タ、R3，R6……標準抵抗、R4，R7……負荷抵
抗、A1……定電流源回路、A2……電圧・インピ
ーダンス変換器。
る複合フオトカプラを用いた電圧・インピーダン
ス変換器の異なる例を示す回路図である。第３図
および第４図は、夫々一般的な定電流源回路の異
なる例を示す回路図である。第５図は、この発明
の第１実施例を示す回路図である。第６図は、こ
の発明の第２実施例を示す回路図である。 １，４，５……オペアンプ、２……複合フオト
カプラ、３……定電流源、PT1……第１のフオト
トランジスタ、PT2……第２のフオトトランジス
タ、R3，R6……標準抵抗、R4，R7……負荷抵
抗、A1……定電流源回路、A2……電圧・インピ
ーダンス変換器。
Claims (1)
- 【特許請求の範囲】 １ 一つの容器内に、１個の発光素子と同一ペレ
ツト上に近接して形成した増幅率及び温度ドリフ
トが略等しい第１、第２の受光素子とを、この第
１、第２の受光素子が前記発光素子の発する光を
各々略均等に受光するように対置してなる複合フ
オトカプラ２と、その発光素子（LED）を負荷
として接続して、反転入力端子への入力電圧に応
じて該発光素子を発光させるオペアンプ１とを設
け、電源とアース間に定電流源３と前記第１の受
光素子PT1とを直列に接続し、その接続点を前記
オペアンプ１の非反転入力端子に接続して負帰還
増幅器A2を構成すると共に、 前記第２の受光素子PT2と可変インピーダンス
素子（Q1又はQ2）と負荷抵抗（R4又はR7）とを
電源とアース間に直列に接続して前記第２の受光
素子PT2を前記負荷抵抗に流す電流値を決める抵
抗とし、前記可変インピーダンス素子と第２の受
光素子との接続点をオペアンプ（４又は５）の反
転入力端子に接続して負帰還をかけ、該オペアン
プによつて前記反転入力端子に入力される電圧が
非反転入力端子に入力される電圧と等しくなるよ
うに前記可変インピーダンス素子を制御する定電
流源回路A1と、 この定電流源回路A1のオペアンプ（４又は５）
の非反転入力端子と前記負帰還増幅器A2のオペ
アンプ１の反転入力端子にそれぞれ除算される情
報と除算する情報を印加する除算情報入力端子
と、 前記定電流源回路A1の負荷抵抗（R4又はR7）
の両端から演算された商情報を取り出す演算商情
報出力端子と を具備することを特徴とするアナログ除算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1247380A JPS56110181A (en) | 1980-02-06 | 1980-02-06 | Analog divider |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1247380A JPS56110181A (en) | 1980-02-06 | 1980-02-06 | Analog divider |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56110181A JPS56110181A (en) | 1981-09-01 |
| JPH0211942B2 true JPH0211942B2 (ja) | 1990-03-16 |
Family
ID=11806336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1247380A Granted JPS56110181A (en) | 1980-02-06 | 1980-02-06 | Analog divider |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56110181A (ja) |
-
1980
- 1980-02-06 JP JP1247380A patent/JPS56110181A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56110181A (en) | 1981-09-01 |
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