JPH0212029B2 - - Google Patents
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- JPH0212029B2 JPH0212029B2 JP56089240A JP8924081A JPH0212029B2 JP H0212029 B2 JPH0212029 B2 JP H0212029B2 JP 56089240 A JP56089240 A JP 56089240A JP 8924081 A JP8924081 A JP 8924081A JP H0212029 B2 JPH0212029 B2 JP H0212029B2
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- Japan
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- insulating film
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- electrode
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- semiconductor substrate
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関し、特に相
補型MIS FETの電極形成工程の改良に関する。
補型MIS FETの電極形成工程の改良に関する。
相補型MIS FET例えばシリコン基板表面にｎ
チヤネル及びｐチヤネルMOS FETの双方を具
備せしめたＣ MOS FETを高密度化、高集積
化することを目的として、基板表面を被覆する絶
縁膜及び燐硅酸ガラス（PSG）層を、リアクテ
イブ・イオン・エツチング法のようなドライエツ
チング法により選択的に除去してソース及びドレ
イン電極窓を開口することにより、位置合せ余裕
を微小化する製造方法が既に提唱されている。
チヤネル及びｐチヤネルMOS FETの双方を具
備せしめたＣ MOS FETを高密度化、高集積
化することを目的として、基板表面を被覆する絶
縁膜及び燐硅酸ガラス（PSG）層を、リアクテ
イブ・イオン・エツチング法のようなドライエツ
チング法により選択的に除去してソース及びドレ
イン電極窓を開口することにより、位置合せ余裕
を微小化する製造方法が既に提唱されている。
上記製造方法は、リアクテイブ・イオン・エツ
チング法のような直進性を有するドライエツチン
グ法を用いてソース及びドレインの電極窓を開口
することにより電極窓内壁面を基板表面に対し略
垂直な壁面となし得ることから、従来の湿式エツ
チング法を用いて開口した場合に電極窓の内壁面
がテーパ面となるために生じるゲート電極肩部を
被覆するPSG層が極度に薄くなるという危険性
が除去されるのを利用し、従来設けられていたゲ
ート電極とソース及びドレイン電極窓との間隔の
余裕を大幅に削減し、素子の微細化を行なおうと
するものである。
チング法のような直進性を有するドライエツチン
グ法を用いてソース及びドレインの電極窓を開口
することにより電極窓内壁面を基板表面に対し略
垂直な壁面となし得ることから、従来の湿式エツ
チング法を用いて開口した場合に電極窓の内壁面
がテーパ面となるために生じるゲート電極肩部を
被覆するPSG層が極度に薄くなるという危険性
が除去されるのを利用し、従来設けられていたゲ
ート電極とソース及びドレイン電極窓との間隔の
余裕を大幅に削減し、素子の微細化を行なおうと
するものである。
上記製造方法ではゲート電極肩部のPSG層が
薄くなる危険は除去し得るが、その反面電極窓の
位置が僅かにずれた場合にｎチヤネルMOS
FETのｎ型ソース領域或いはドレイン領域とｐ
型の素子形成領域とが電極により短絡することが
ある。
薄くなる危険は除去し得るが、その反面電極窓の
位置が僅かにずれた場合にｎチヤネルMOS
FETのｎ型ソース領域或いはドレイン領域とｐ
型の素子形成領域とが電極により短絡することが
ある。
本発明の目的は上述の派生的問題点を除去し、
ｎ型のソース或いはドレイン領域とｐ型の素子形
成領域とが電極により短絡する恐れのない半導体
装置の製造方法を提供することにある。
ｎ型のソース或いはドレイン領域とｐ型の素子形
成領域とが電極により短絡する恐れのない半導体
装置の製造方法を提供することにある。
本発明の特徴は同一半導体基板上にｎチヤネル
及びｐチヤネルMOS FET素子を具備する半導
体装置を製造するに当り、前記ｎチヤネル及びｐ
チヤネルMOS FET素子双方のゲート電極表面
を含む半導体基板上に第１の絶縁膜とその上に燐
硅酸ガラス層を形成し、該燐硅酸ガラス層及び第
１の絶縁膜により選択的に除去してソース及びド
レイン電極窓を開口し、該電極窓部において露出
せる半導体基板表面に第２の絶縁膜を形成したの
ち、前記ｎチヤネル素子領域表面に形成された前
記第２の絶縁膜を除去する工程と、前記燐硅酸ガ
ラス層を加熱溶融せしめる工程と、前記残留せる
第２の絶縁膜を除去して前記電極窓部において半
導体基板表面を露出せしめる工程と、該電極窓部
において露出せる半導体基板表面とオーミツク接
触するソース及びドレイン電極を形成する工程と
を含むことにある。
及びｐチヤネルMOS FET素子を具備する半導
体装置を製造するに当り、前記ｎチヤネル及びｐ
チヤネルMOS FET素子双方のゲート電極表面
を含む半導体基板上に第１の絶縁膜とその上に燐
硅酸ガラス層を形成し、該燐硅酸ガラス層及び第
１の絶縁膜により選択的に除去してソース及びド
レイン電極窓を開口し、該電極窓部において露出
せる半導体基板表面に第２の絶縁膜を形成したの
ち、前記ｎチヤネル素子領域表面に形成された前
記第２の絶縁膜を除去する工程と、前記燐硅酸ガ
ラス層を加熱溶融せしめる工程と、前記残留せる
第２の絶縁膜を除去して前記電極窓部において半
導体基板表面を露出せしめる工程と、該電極窓部
において露出せる半導体基板表面とオーミツク接
触するソース及びドレイン電極を形成する工程と
を含むことにある。
以下本発明の一実施例を第１図〜第５図の要部
断面図を用いて製造工程の順に説明する。
断面図を用いて製造工程の順に説明する。
本実施例においては、ｎ型領域１と表面の所定
区域に形成されたｐ型の島状領域（ｐウエル）２
とからなるシリコン基板３を用い、前記ｐウエル
２内にｎチヤネルMOS FET素子とｎ型シリコ
ン基板１表面にｐチヤネルMOS FET素子を形
成する例を掲げて説明する。
区域に形成されたｐ型の島状領域（ｐウエル）２
とからなるシリコン基板３を用い、前記ｐウエル
２内にｎチヤネルMOS FET素子とｎ型シリコ
ン基板１表面にｐチヤネルMOS FET素子を形
成する例を掲げて説明する。
第１図において、４は素子間絶縁分離領域で例
えば選択酸化法により形成したフイールド酸化
膜、５，６はｎ型のソース及びドレイン領域、
７，８はｐ型のソース及びドレイン領域、９，
９′はゲート酸化膜、１０，１０′は例えばシリコ
ン多結晶よりなるゲート電極である。
えば選択酸化法により形成したフイールド酸化
膜、５，６はｎ型のソース及びドレイン領域、
７，８はｐ型のソース及びドレイン領域、９，
９′はゲート酸化膜、１０，１０′は例えばシリコ
ン多結晶よりなるゲート電極である。
上記シリコン基板３に加熱酸化処理を施こし
て、第２図に見られるようにシリコン基板３表面
の露出せる部分即ちソース及びドレイン領域５，
６，７，８表面と、ゲート電極１０，１０′のシ
リコン多結晶層表面を酸化して、第１の絶縁膜で
ある二酸化シリコン（SiO2）膜１１を形成し、
次いで該SiO2膜１１上に化学気相成長（CVD）
法により燐硅酸ガラス（PSG）層１２を形成す
る。次いでリアクテイブ・イオン・エツチング法
のような直進性を有するドライエツチング法によ
りソース、ドレイン領域５，６，７，８上の
PSG層１２及びSiO2膜１１を選択的に除去して、
電極窓１３，１４，１５，１６を開口する。
て、第２図に見られるようにシリコン基板３表面
の露出せる部分即ちソース及びドレイン領域５，
６，７，８表面と、ゲート電極１０，１０′のシ
リコン多結晶層表面を酸化して、第１の絶縁膜で
ある二酸化シリコン（SiO2）膜１１を形成し、
次いで該SiO2膜１１上に化学気相成長（CVD）
法により燐硅酸ガラス（PSG）層１２を形成す
る。次いでリアクテイブ・イオン・エツチング法
のような直進性を有するドライエツチング法によ
りソース、ドレイン領域５，６，７，８上の
PSG層１２及びSiO2膜１１を選択的に除去して、
電極窓１３，１４，１５，１６を開口する。
このとき電極窓パターンの位置が僅かにずれて
いて、電極窓１３〜１６のうちのどれか、例えば
電極窓１４がフイールド酸化膜４の端部と重なり
合つたとする。このような場合にはフイールド酸
化膜４の端部が除去されて、図示のごとくｎ型ド
レイン領域６とｐウエル２の間の接合１７の端部
が露出してしまう。
いて、電極窓１３〜１６のうちのどれか、例えば
電極窓１４がフイールド酸化膜４の端部と重なり
合つたとする。このような場合にはフイールド酸
化膜４の端部が除去されて、図示のごとくｎ型ド
レイン領域６とｐウエル２の間の接合１７の端部
が露出してしまう。
このようになると従来の製造方法では上記ｎ型
ドレイン領域６とｐウエル２とはこのあとの工程
で上記電極窓１４に形成される電極によつて短絡
され、素子は不良品とならざるを得ない。そのた
め当初意図した程素子を微細化することができな
かつた。本発明はこの点を後述する製造工程によ
り改善しようとするものである。
ドレイン領域６とｐウエル２とはこのあとの工程
で上記電極窓１４に形成される電極によつて短絡
され、素子は不良品とならざるを得ない。そのた
め当初意図した程素子を微細化することができな
かつた。本発明はこの点を後述する製造工程によ
り改善しようとするものである。
上記工程に引き続き、第３図に見られる如くシ
リコン基板３に加熱酸化処理を施こし電極窓１３
〜１６部基板表面にSiO2膜（第２の絶縁膜）１
８，１９，２０，２１を形成する。ここまでは従
来の製造方法と異なる所はない。
リコン基板３に加熱酸化処理を施こし電極窓１３
〜１６部基板表面にSiO2膜（第２の絶縁膜）１
８，１９，２０，２１を形成する。ここまでは従
来の製造方法と異なる所はない。
本実施例においてはこのあと第４図に示すよう
にｐチヤネル素子の表面のSiO2膜１８，１９を
選択的に除去してｎ型ソース及びドレイン領域
５，６表面を露出せしめる。このようにするには
ｎチヤネル素子部をレジスト膜（図示せず）等に
より被覆してSiO2膜のエツチング処理を行なえ
ばよい。次いでシリコン基板３を所定の温度で加
熱処理を行なうことにより、PSG層１２を溶融
せしめ図示の如く肩部をなだらかにする。本工程
においてPSG層１２に含まれるｎ型不純物の燐
（Ｐ）が蒸発し、これが前記電極窓１３，１４部
基板表面に拡散する。そのため前述の電極１４部
において露出せるｐウエル２表面もｎ型に変換さ
れ、図示のようにｎ型のソース領域６と一体化す
る。このように本実施例においてはｎチヤネル素
子の電極窓内のSiO2膜１８，１９を除去してか
らPSG層を溶融せしめることによりｎチヤネル
素子の電極窓部基板表面をすべてｎ型とすること
ができる。この工程でｐチヤネル素子ではSiO2
膜２０，２１に阻止されて蒸発した燐（Ｐ）がｐ
型のソース及びドレイン領域７，８中に拡散する
ことはない。
にｐチヤネル素子の表面のSiO2膜１８，１９を
選択的に除去してｎ型ソース及びドレイン領域
５，６表面を露出せしめる。このようにするには
ｎチヤネル素子部をレジスト膜（図示せず）等に
より被覆してSiO2膜のエツチング処理を行なえ
ばよい。次いでシリコン基板３を所定の温度で加
熱処理を行なうことにより、PSG層１２を溶融
せしめ図示の如く肩部をなだらかにする。本工程
においてPSG層１２に含まれるｎ型不純物の燐
（Ｐ）が蒸発し、これが前記電極窓１３，１４部
基板表面に拡散する。そのため前述の電極１４部
において露出せるｐウエル２表面もｎ型に変換さ
れ、図示のようにｎ型のソース領域６と一体化す
る。このように本実施例においてはｎチヤネル素
子の電極窓内のSiO2膜１８，１９を除去してか
らPSG層を溶融せしめることによりｎチヤネル
素子の電極窓部基板表面をすべてｎ型とすること
ができる。この工程でｐチヤネル素子ではSiO2
膜２０，２１に阻止されて蒸発した燐（Ｐ）がｐ
型のソース及びドレイン領域７，８中に拡散する
ことはない。
次いで第５図に示すようにアルミニウム（Al）
のような導電材料を蒸着法或いはスパツタリング
法等により被着せしめ、これをパターニングし
て、各電極窓１３〜１６においてそれぞれ基板３
表面とオーミツク接触をなすｎチヤネル素子のソ
ース、ドレイン電極２２，２３及びｐチヤネル素
子のソース及びドレイン電極２４，２５を形成し
て、Ｃ MOS FETが完成する。
のような導電材料を蒸着法或いはスパツタリング
法等により被着せしめ、これをパターニングし
て、各電極窓１３〜１６においてそれぞれ基板３
表面とオーミツク接触をなすｎチヤネル素子のソ
ース、ドレイン電極２２，２３及びｐチヤネル素
子のソース及びドレイン電極２４，２５を形成し
て、Ｃ MOS FETが完成する。
本実施例によれば上述の電極窓１４部において
も上記電極窓１４内基板表面がすべてｎ型に変換
されるので従来のように短絡不良を生じることは
ない。なお従来の製造方法ではｎチヤネル素子部
もSiO2膜１８，１９を残せしめたままPSG層１
２の加熱溶融工程を行なつていたため、露出せる
ｐ型の表面をｎ型に変換することができなかつた
ものである。
も上記電極窓１４内基板表面がすべてｎ型に変換
されるので従来のように短絡不良を生じることは
ない。なお従来の製造方法ではｎチヤネル素子部
もSiO2膜１８，１９を残せしめたままPSG層１
２の加熱溶融工程を行なつていたため、露出せる
ｐ型の表面をｎ型に変換することができなかつた
ものである。
以上説明したごとく本発明によりたとえ電極窓
の位置ずれがあつても素子が不良となることがな
くなるので、素子を十分に微細化することが可能
となり、しかも製造歩留が向上する。
の位置ずれがあつても素子が不良となることがな
くなるので、素子を十分に微細化することが可能
となり、しかも製造歩留が向上する。
第１図〜第５図は本発明の一実施例を製造工程
の順に示す要部断面図である。 図において、１はｎ型領域、２はｐ型島状領
域、３は半導体基板、４は素子間絶縁分離領域、
５，６はｎチヤネルMIS FET素子のソース、ド
レイン領域、９はゲート絶縁膜、１０はゲート電
極、１１は第１の絶縁膜、１２は燐硅酸ガラス
層、１３，１４，１５，１６は電極窓、１８，１
９，２０，２１は第２の絶縁膜、２２，２３，２
４，２５は電極を示す。
の順に示す要部断面図である。 図において、１はｎ型領域、２はｐ型島状領
域、３は半導体基板、４は素子間絶縁分離領域、
５，６はｎチヤネルMIS FET素子のソース、ド
レイン領域、９はゲート絶縁膜、１０はゲート電
極、１１は第１の絶縁膜、１２は燐硅酸ガラス
層、１３，１４，１５，１６は電極窓、１８，１
９，２０，２１は第２の絶縁膜、２２，２３，２
４，２５は電極を示す。
Claims (1)
- １ 半導体基板表面に素子間絶縁分離領域と、該
素子間絶縁分離領域により画定された一導電型及
び逆導電型の素子形成領域と、それぞれの領域表
面にそれぞれの領域とは反対導電型のソース及び
ドレイン領域と該ソース及びドレイン領域に挾ま
れた領域上にゲート絶縁膜を介して配設されたゲ
ート電極とを有するｎチヤネルMIS FET及びｐ
チヤネルMIS FETの双方を具備してなる半導体
装置を製造するに当り、前記ｎチヤネル及びｐチ
ヤネルMIS FET双方のゲート電極表面を含む半
導体基板上に第１の絶縁膜を形成する工程と、該
第１の絶縁膜上に燐硅酸ガラス層を形成する工程
と、該燐硅酸ガラス層及び前記第１の絶縁膜を選
択的に除去して前記双方のソース及びドレイン領
域に対する電極窓を開口する工程と、該電極窓部
において露出せる半導体基板表面に第２の絶縁膜
を形成する工程と、前記ｎチヤネルMIS FET領
域表面に形成された前記第２の絶縁膜を除去する
工程と、前記燐硅酸ガラス層を加熱溶融せしめる
工程と、前記残留せる第２の絶縁膜を除去して前
記電極窓部において半導体基板表面を露出せしめ
る工程と、該電極窓部において露出せる半導体基
板表面とオーミツク接触するソース及びドレイン
電極を形成する工程とを含むことを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56089240A JPS57204161A (en) | 1981-06-09 | 1981-06-09 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56089240A JPS57204161A (en) | 1981-06-09 | 1981-06-09 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57204161A JPS57204161A (en) | 1982-12-14 |
| JPH0212029B2 true JPH0212029B2 (ja) | 1990-03-16 |
Family
ID=13965214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56089240A Granted JPS57204161A (en) | 1981-06-09 | 1981-06-09 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57204161A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2508782B2 (ja) * | 1988-01-27 | 1996-06-19 | 日本電気株式会社 | Ｃｍｏｓ型半導体装置の製造方法 |
| US5759869A (en) * | 1991-12-31 | 1998-06-02 | Sgs-Thomson Microelectronics, Inc. | Method to imporve metal step coverage by contact reflow |
-
1981
- 1981-06-09 JP JP56089240A patent/JPS57204161A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57204161A (en) | 1982-12-14 |
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