JPH02121336A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、半導体装置及びその製造方法に係り、特に、
ＭＯＳＦＥＴの微細化、高性能化を可能とする半導体装
置の構造及びその製造方法に関する。

［従来の技術］ 半導体装置、特に、ＭＯＳＦＥＴに関する従来技術とし
て２例えば特開昭５９−１７５７６９号公報等に記載さ
れた技術が知られている。

この従来技術は、ゲート電極と、ソース・ドレインの引
き出し用コンタクトホールとの間に、ホトリソグラフィ
ーのための合わせ余裕を取る必要があり、また、ソース
・ドレイン領域とコンタクトホールとの間を、金属等に
比較して抵抗の高い多結晶シリコンにより接続するもの
である。

以下、この種従来技術によるＭＯＳＦＥＴを図面により
説明する。

第６図は従来技術によるＭＯＳＦＥＴの構造を示す断面
図である。第６図において、１はｐ型基板、２は素子分
離用ＬＯＧＯ３酸化膜、３はソース・ドレイン領域、４
は多結晶シリコン層、６゜１０は絶縁膜、７はゲート電
極、１１はソース・トレイン引き出し電極、１２はコン
タクトホール、１３はゲート絶縁膜である。

従来技術によるＭＯＳＦＥＴは、第２図に示すように、
ｐ型基板１上のＬＯＧＯ８酸化膜２による分離領域に囲
まれた領域内に形成されている。

ソース・ドレイン領域３は、基板１と接し、ソース・ド
レイン引き出し電極１１と、ソース・ドレイン領域３と
を接続する、基板１と反対導電型の多結晶シリコンＮＪ
４からの不純物拡散によって形成される。ゲート電極７
は、この多結晶シリコン電極４上のｔＩＡ縁膜６によっ
て、該電極４より絶縁され、さらに、絶縁膜１０で覆わ
れる。ソース・ドレイン引き出し用電極１１は、前記多
結晶シリコン電極４上の絶縁層６，１０の所定位置に設
けられるソース・ドレイン電極引き出し用のコンタクト
ホール１２を介して、多結晶シリコン電極４と接続して
設けられている。

前述のように構成される従来技術において、ソース・ド
レイン領域３の引き出し電極１１のためのコンタクトホ
ール１２の形成は、下地にあるゲート電極７あるいはソ
ース・トレイン領域形成用の多結晶シリコン電極４に対
して、ホトリソグラフィー技術により、相対的にその位
置を決めて行われる。

［発明が解決しようとする課題］ 前記従来技術は、ホトリソグラフィー技術により、ソー
ス・ドレイン引き出し電極１１のコンタクトホールの位
置決めを行うので、ゲート電極とコンタクトホールとの
間を、必ずホトリソグラフィーによる合わせ余裕以上の
距離だけ離さなければならなかった。このため、前記従
来技術は、ソース・ドレイン引き出し電極間の距離をあ
る程度以上小さくすることができず、素子を微細化する
ことが困難であるという問題点を有し、また、ＭＯＳＦ
ＥＴとしての性能に大きく影響を与えるソース・ドレイ
ンの寄生抵抗が大きいという問題点を有している。

本発明の目的は、前記従来技術の問題点を解決し、素子
を微細化することができ、ソース・トレインの寄生抵抗
を小さくできる半導体装置及びその製造方法を提供する
ことにある。

［課題を解決するための手段］ 本発明によれば、前記目的は、ゲート電極の加工と同時
に、ソース・ドレイン引き出し′重積用のコンタクトホ
ールの形成を行うことにより、ゲート電極に対し自己整
合的にコンタクトホールの位置を決めるようにすること
により達成される。

［作用コ ゲート電極に対して自己整合的にコンタクトホ−ルの位
置を決めることにより、その間のホトリソグラフィー等
による合わせ余裕をとる必要が無くなり、ゲート電極と
ソース・ドレイン引き出し電極用のコンタクトホールと
の距離をより小さくすることができる。これにより、素
子を微細化することができ、ソース・ドレインの寄生抵
抗を小さくすることができる。

［実施例］ 以下、本発明による半導体装置及びその製造方法の実施
例を図面により詳細に説明する。

第１図は本発明の第１の実施例による半導体装置の断面
図、第２図はその製造方法を説明する図である。第１図
、第２図において、５，９は絶縁物サイドウオール、８
は導電層であり、他の符号は第６図の場合と同一である
。

本発明の第１の実施例による半導体装置は、第１図に示
すような、ｐ型基板１上の素子分離用Ｌ○ＣＯ８酸化膜
２に囲まれた領域に形成されたＭＯＳＦＥＴである。ソ
ース・ドレイン領域３は、基板主面に接して設けられる
基板と反対導電型の多結晶シリコン層４からの不純物拡
散によって形成される。ゲート電極７は、この多結晶シ
リコン電極４の周辺に設けられる絶縁物サイドウオール
５及び多結晶シリコン層４の上部に設けられた絶縁膜６
によって多結晶シリコンＭ４と絶縁され、また、ゲート
電極７の周囲に設けられる絶縁物サイドウオール９と、
ゲート電極７の上のｆ！ｉｓ膜１０とによって、ソース
・ドレイン引き出し電極１１と絶縁されている。ソース
・ドレイン引き出し電極１１と多結晶シリコン層４との
間のコンタクトをとるためのコンタクトホール１２の加
工は、ゲート電極７の加工と同時に行われる。ゲート電
極７は、ゲート絶縁膜１３により基板１の面より絶縁さ
れている。また、ゲート電極７と導電層８とは、電気的
に接続されている場合と、そうでない場合とがあり、こ
れは、平面レイアウトによって決定される。

次に、その製造方法を第２図により説明する。

（１）ｐ型基板１にＬＯＣＯ８酸化膜２を設け、分離領
域とする［第１図（ａ）］。

（２）次に、基板１の主面に接するように、ＣＶＤ法に
より多結晶シリコン層４をデポジションし、不純物を打
ち込むことにより、この多結晶シリコン層４をｎ・型に
ドープする。さらに、この多結晶シリコン層４の上に、
ＣＶＤ法により絶縁膜６をデポジションする［第１図（
ｂ）］。

（３）次に、ＭＯＳＦＥＴのソース・ドレインとなる部
分をホトリソグラフィー技術を用いて決定し、ソース・
ドレインヒなる部分以外の絶縁膜６及び多結晶シリコン
層４を取り除く［第１図（Ｃ）］。

（４）次に、基板１の全面に、ＣＶＤ法によりシリコン
酸化膜、シリコンナイトライド膜等のＩＩ！！縁膜をデ
ポジションし、これに異方性エツチング技術により全面
エツチングを施す。これにより、第１図（Ｃ）で形成さ
れた、多結晶シリコン層４と絶縁膜６の段差部分に、デ
ポジションした絶縁物による絶縁物サイドウオール５が
形成される。このサイドウオール５の厚さは、デポジシ
ョンする酸化膜等による絶縁物の厚さを変えることによ
り制御することができる［第１図（ｄ）　、　（ｅ）、
］。

（５）次に、形成すべきＭＯＳＦＥＴの微細化のレベル
に応じた厚さのゲート酸化膜１３を熱酸化により形成す
る。例えば、ゲート長が０．８μｍレベルとすれば、ゲ
ート酸化膜１３の厚さは、１７５人とする。そして、全
体を９５０℃のＮ２雰囲気内でアニールすることにより
、多結晶シリコン層４内にドープされているｎ型不純物
、例えば、Ａｓ。

Ｐ等を基板１内に拡散させ、ｎ型のソース・ドレイン領
域３を形成する。基板１のＳｉ内への前述の不純物の拡
散の制御条件は、公知のプロセスシミュレータ等により
決定することができる。その後、これらの上に、ゲート
電極７となる多結晶シリコン、金属、あるいはシリサイ
ド化合物と多結晶シリコン等の導電層８をデポジション
し、さらに、Ｓｉ酸化膜等による絶縁膜１０をデポジシ
ョンにより形成する［第１図（ｆ）］。

（６）次に、ゲート電極７の加工を行う。この加工は、
上層の絶縁膜１０とその下の導電層８とさらにその下の
絶縁膜６を同一ホトマスクを用いて連続してエツチング
することにより行われる。これにより、最上面から多結
晶シリコン層４にまで達するコンタクトホール１２とゲ
ート電極とが同時に、相互に自己整合的に位置決めされ
て形成されることになる［第１図（ｇ）］。

（７）前記第１図（ｇ）で形成されたコンタクトホール
１２の側面は、ゲート電極７と導電層８が露出している
ので、これらと、コンタクトホール内に設けられるソー
ス・ドレイン引き出し電極１１との間を絶縁するために
、Ｓｉ酸化膜、Ｓｉナイトライド膜等によるＨｉｔ膜を
全面にデポジションした後、異方性エツチング技術によ
り、コンタクトホール１２の側面に＃ｆＡ縁物サイドウ
オール９を形成する［第１図（ｈ）　、　（ｉ）］。

（８）最後に、ＡＱ等を全面にデポジションし、コンタ
クトホール１２からソース・ドレインを引き出す引き出
し電極を形成するようにエツチング加工を行って、ＭＯ
ＳＦＥＴを完成させる［第１図（ｊ）コ。

前述した本発明の実施例によれば、ソース・ドレイン引
き出し電極のためのスルーホールの形成を、ゲート電極
の形成と同時に、自己整合的に位置決めして行うことが
できるので、ソース・ドレイン電極相互間の距離を小さ
くすることができ、素子そのものの大きさを微細化する
ことができるとともに、ソース・ドレインの寄生抵抗を
小さくすることができる。

また、前述した本発明の実施例によれば、その製造工程
における、ソース・ドレイン拡散層領域３の形成の後に
、５００℃以上の熱処理を行わなければならない工程が
無いため、ゲート電極７の材料として、多結晶シリコン
や高融点金属等の高い熱処理に耐え得る材料だけでなく
、融点が低いために、従来用いることのできなかった材
料、例えば、Ａ１１ｌＳｉ等を用いることが可能となる
。

前記本発明の第１の実施例において、前記多結晶シリコ
ン層４に、シリサイド化合物を含ませることも可能であ
る。

第３図は本発明の第２の実施例による半導体装置の断面
図、第４図はその平面図である。第３図。

第４図において、２０〜２３は第３図における各種領域
の形状を決めるマスクであり、他の符号は第１図、第２
図の場合と同一である。

本発明の第２の実施例は、第１の実施例の構成に比較し
て、導電層８及び絶縁層１０のゲート電極７となる部分
以外が全て除去されている点で相違し、他の部分は同様
に構成されている。

この第２の実施例は、第１の実施例における第１図（ｇ
）で、コンタクトホール１２とゲート電極７とを形成す
る際、ゲート電極７の位置以外の素子分離用ＬＯＧＯ３
酸化膜２上に広がる部分の絶縁膜１０、導電層８及び絶
縁膜６を全て除去し、その後、ゲート電極７とその上面
の＃４Ａ縁膜１０の側面ｊ；サイドウオール９を形成し
、このとき、基板上の上面に露出しているソース・ドレ
イン領域形成用の多結晶シリコンＭ４を覆うように、ソ
ース・ドレイン引き出し電極１１を加工して製造される
。

前述したような本発明の第２の実施例のＭＯＳＦＥＴの
製造のためには、第４図にその平面レイアウトを示すよ
うに、最小限４枚のマスクを必要とする。

すなわち、これらのマスクは、ＬＯＧＯ３酸化膜２によ
る分離領域とＭＯＳＦＥＴが形成されるソース・ドレイ
ン・ゲート領域との境界を定めるマスク２０、ソース・
ドレイン領域形成用の多結晶シリコン層４の加工形状を
定めるマスク２１、ゲート電極７とソース・ドレイン引
き出し用のコンタクトホール１２の位置を定めるマスク
２２及びソース・ドレイン引き出し用電極１１の形状を
決めるマスク２３である。

前述した本発明の第２の実施例によれば、本発明の第１
の実施例と比較して、分離領域上に、導電層８及び絶縁
膜１０が延びることがないため、余分な導電層８による
電極レイアウトの難しさを排除して、第１の実施例の場
合と同様な効果を奏することができる。

第５図（ａ）は本発明の第３の実施例による半導体装置
の断面図、第５図（ｂ）はその等価回路を示す図である
。第５図（ａ）、　（ｂ）において、３０は２つのＭ　
ＯＳ　、Ｆ　Ｅ　Ｔに共通なソース電極、３１は第１の
ＭＯＳＦＥＴのドレイン電極、３２は第２のＭＯＳＦＥ
Ｔ（７）ドレイン電極、３３は第２　（７）ＭＯＳＦＥ
Ｔのゲート電極、３４は第１のＭＯＳＦＥＴのゲート電
極である。

集積化された半導体装置において、第５図（ｂ）に示す
ように、２個のＭＯＳＦＥＴのソースまたはドレインを
接続して使用したい場合がある。このような場合、本発
明の第２の実施例によるＭＯＳＦＥＴを２つ単純に並べ
ただけでは、２つのＭＯＳＦＥＴの間に素子分離領域が
できてしまう。

第５図（ａ）に示す本発明の第３の実施例は、このよう
な場合に、２つのＭＯＳＦＥＴの間の素子分離領域を除
去して、２つのＭＯＳＦＥＴのソース・ドレイン領域の
１つを共通に構成したものであり、この例では、共通な
１個のソース電極に対して、第１．第２のＭＯＳＦＥＴ
のドレイン電極３１．３２とゲート電極３４．３３を形
成している。

このような本発明の第３の実施例によれば、２つのＭＯ
ＳＦＥＴのソース・ドレインを接続する場合に、これら
の素子全体が占める面積を縮小することができ、さらに
、デバイスの微細化が可能となる。

前述した、いくつかの本発明の実施例は、本発明をｎ型
ＭＯＳＦＥＴに適用したものとして説明したが１本発明
は、ｐ型ＭＯ８ＦＥＴに対しても適用することができる
。

［発明の効果］ 以上説明したように、本発明によれば、ＭＯＳＦＥＴの
ソース・ドレイン引き出し電極と、ソース・ドレイン領
域との物理的な距離を縮小できるので、ソース・ドレイ
ン寄生抵抗を小さくすることができ、ＭＯＳＦＥＴを高
性能化でき、ソース・ドレイン引き出し電極相互間の距
離を縮小できるので、デバイスサイズを小さくでき、従
って、その集積度を上げることができ、さらに、ＭＯＳ
ＦＥＴのゲート電極の加工と、ソース・ドレインの引き
出し用のコンタクトホールの加工とを同一マスクを用い
て同時に行うことができるので、その製造工程を簡略化
できるという効果を奏する。

【図面の簡単な説明】

第１図は本発明の第１の実施例による半導体装置の断面
図、第２図はその製造方法を説明する図、第３図は本発
明の第２の実施例による半導体装置の断面図、第４図は
その平面レイアウト図、第５図（ａ）は本発明の第３の
実施例による半導体装置の断面図、第５図（ｂ）はその
等価回路を示す図、第６図は従来技術による半導体装置
の断面図である。 １・・・・・・ｐ型基板、２・・・・・・素子分離用Ｌ
ＯＧＯ８酸化膜、３・・・・・・ソース・ドレイン領域
、４・・・・・・多結晶シリコン層、５．９・・・・・
・絶縁物サイドウオール、６，１０・・・・・・絶縁膜
、７・・・・・・ゲート電極、８・・・・・・導電層、
１１・・・・・・ソース・ドレイン引き出し電極、１２
・・・・・・コンタクトホール、１３・・・・・・ゲー
ト絶縁膜。 第 図 ５．９五ｅ形躯＃ｌザイドウオ一ル 第２図 （ｂ） 第 図 （ｄ） 第 図 （ｊ） 第 図 （ｆ） 第 図 第 図 第 図 （ｂ） 第 図

Claims (1)

1. 【特許請求の範囲】 １、素子分離領域で分離された第１導電型の半導体基板
   上の島状領域に形成される半導体装置において、基板主
   面に接する第２導電型の多結晶シリコン層と、該多結晶
   シリコン層からの不純物拡散により形成されるソース・
   ドレイン領域と、前記多結晶シリコンの周囲に形成され
   た絶縁膜によつて、前記ソース・ドレイン領域と分離さ
   れているゲート電極と、該ゲート電極の周囲に形成され
   た絶縁膜によるサイドウォールによって、ゲート電極か
   ら分離されており、かつ、前記第２導電型の多結晶シリ
   コンと電気的に接続されているソース・ドレイン引き出
   し電極と、前記ゲート電極の下に設けられたゲート絶縁
   膜とを備えて形成されることを特徴とする半導体装置。 ２、前記多結晶シリコンの周囲及びゲート電極の周囲に
   形成された絶縁膜が、シリコン酸化膜あるいはシリコン
   ナイトライドであることを特徴とする特許請求の範囲第
   １項記載の半導体装置。 ３、前記ゲート電極が、多結晶シリコン、金属、あるい
   は、シリサイド化合物と多結晶シリコンの多層構造より
   成ることを特徴とする特許請求の範囲第１項または第２
   項記載の半導体装置。 ４、前記ソース・ドレインのための不純物拡散源となる
   多結晶シリコン層がシリサイド化合物層を含むことを特
   徴とする特許請求の範囲第１項、第２項または第３項記
   載の半導体装置。 ５、前記ソース・ドレインのための不純物拡散源となる
   多結晶シリコン層の周囲への絶縁膜の形成は、ＣＶＤ法
   によるデポジションと、その後の異方性エッチング技術
   とを用いて行われることを特徴とする特許請求の範囲第
   １項ないし第４項のうち１項記載の半導体装置の製造方
   法。 ６、前記ゲート電極の形成と、前記ソース・ドレイン引
   き出し電極のためのコンタクトホールの形成とは、相互
   に自己整合的に位置決めされ、同時に行われることを特
   徴とする特許請求の範囲第１項ないし第４項のうち１項
   記載の半導体装置の製造方法。 ７、前記ゲート電極の周囲への絶縁膜によるサイドウォ
   ールの形成は、ＣＶＤ法によるデポジションと、その後
   の異方性エッチング技術とを用いて行われることを特徴
   とする特許請求の範囲第１項ないし第４項のうち１項記
   載の半導体装置の製造方法。