JPS61198780A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPS61198780A
JPS61198780A JP60039235A JP3923585A JPS61198780A JP S61198780 A JPS61198780 A JP S61198780A JP 60039235 A JP60039235 A JP 60039235A JP 3923585 A JP3923585 A JP 3923585A JP S61198780 A JPS61198780 A JP S61198780A
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JP
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source
drain regions
oxide film
forming
gate electrode
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Yoichi Hiruta
陽一 蛭田
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Toshiba Corp
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10W20/00—Interconnections in chips, wafers or substrates
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  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体装置の製造方法に関し、特にソース、ド
レイン領域との取出し配線の形成に改良を施したＭＯ８
型トランジスタに係わる。
〔発明の技術的背景とその問題点〕
従来、ＭＯ８型トランジスタは例えば、第２図（ａ）〜
（Ｃ）に示すように製造されている。まず、Ｐ型の半導
体基板１１表面にフィールド酸化膜１２を形成した後、
このフィールド酸化１１１２で囲まれた素子領域１３上
にゲート酸化膜１４を形成する。つづいて、素子領域１
３にチャネルイオン注入を行った後、ゲート酸化ＩＩ！
１１４上に多結晶シリコンより成るゲート電極１５を形
成する（第２図（ａ）図示）。次いで、ソース、ドレイ
ン領域形成予定部に対応するゲート酸化膜１４を選択的
に除去した後、全面を酸化して酸化膜１６を形成し、更
にｎ型不純物のイオン注入を行いｎ１型のソース、ドレ
イン領域１７．１８を形成する（第２図（ｂ）図示）。
しかる後、トランジス、り保護・絶縁のため及び素子分
離の平坦化のためにＣＶＤ法によりシリコン酸化膜１９
及びＢＰＳＧ膜２０全２０させ、ソース、ドレイン領域
用のコンタクトホール２１を開孔しＡ２取出し配線２２
を形成してＭＯ８型トランジスタを製造する（第２図（
Ｃ）図示）。
しかしながら、従来のＭＯ８型トランジスタによれば、
近年の集積回路の高集積化に伴う素子の微細化につれて
次に示す欠点を有する。即ち、素子を微細化するために
ソース、ドレイン領１１Ｅ１７゜１８の接合深さを浅く
していくと、ソース、ドレイン領域１７．１８の表面抵
抗やゲート電極１５との接合抵抗が増加し信号の遅延時
間が著しく増大する。また、チャネル長が短くなるにつ
れて、いわゆるショートチャネル効果が生じ、トランジ
スタのスレシホールド電圧が低下して安定したトランジ
スタ特性を得ることが困難となる。これらの問題点を解
決するための一方法として第３図に示す如くタングステ
ンをソース、ドレイン領域及びゲート電極上部に貼り付
ける方法が提案されている（特開昭５８−１８９６５１
゜以下、この方法について説明する。
まず、半導体基板１１の表面にフィールド酸化Ｉｌ！１
１２を形成し、更に素子領［１３にグー１へ酸化１１１
１４、ゲート電極１５を形成した後、ＣＶＤ法により全
面にシリコン酸化１１１３１を形成する（第３図（ａ）
図示）。つづいて、シリコン酸化膜３１をスパッタエツ
チング等によりエツチングしゲート電極１５の側壁にの
み残存させる（第３図（ｂ）図示）、、、次いで、熱酸
化により素子領域全面に酸化１！１３２を形成し、この
酸化膜３２を通して素子領域１３にｎ型不純物イオン注
入を行い、ソース、・ドレイン領域１７．１８を形成す
るく第３図（Ｃ）図示）。しかる後、前記酸化膜３２の
みを除去しソース、ドレイン領１１１７．１８及び多結
晶シリコンからなるゲート電極１５上部に選択的に厚さ
約１００ｏ人のタングステン（Ｗ）層３３を堆積させる
（第３図（ｄ）図示）。
以下、第２図と同様にＣＶＤシリコン酸化膜、ＢＰＳＧ
ＩＩを堆積させ、ソース、ドレイン領域用のコンタクト
ホール２１を開孔し取出し配線を形成してＭＯ８型トラ
ンジスタを製造する。
しかしながら、第３図の方法によれば、タングステン層
３３をソース、ドレイン領域１７．１８やゲート電極１
５の上部に堆積させるため、ゲート電極側壁のシリコン
酸化膜３１上やフィールド酸化１１１２にも若干のＷ層
が堆積し、ゲート電極１５とソース、ドレイン領域１７
．１８間の絶縁性及び素子間の絶縁性が低下する。従っ
て、集積　、回路の信頼性の点からまた高集積化の点か
ら問題がある。更に、絶縁性を高めるためゲート電極側
壁のシリコン酸化１１１３１上に付着したタングステン
層やフィールド酸化ＩＩ！１２上に堆積したＷ層をエツ
チングすると、ソース、ドレイン領域１７゜１８上のＷ
Ｍは約１０００人と薄いため、ＷＭ自体及びその下の基
板に対して損傷を与え、良好なコンタクトを得ることが
難しい。
更に、以上２つの従来技術に共通した問題点として次の
ことが挙げられる。
即ち、ＭＯ８型トランジスタの素子領域１３の大きさは
ゲート面積、ソース、ドレイン領域１７゜１８の大きさ
により決まるが、素子が微細化されて行っ゛（６ンース
、ドレイン領１ｉ１１７．１８が素子領域１３に占める
割合は以前として大きい。しかるに、従来技術でＬサゲ
ート電１！１５とソース、ドレイン領域用の取出し配線
間の絶縁性を保つために、コンタクトホール２１はゲー
ト電極１５から距離を空けて設けられている。このため
、例えばドレイン領域１８の面積が大きくなっている。
また、ゲート電極１５とソース、ドレイン領域用の取出
し配線間の距離はマスク合せの精度より小さくすること
はできないという問題点を有する。
〔発明の目的〕
本発明は上記事情に鑑みてなされたもので、素子が微細
化した場合のソース、ドレイン領域用の取出し配線を容
易に形成し、もって素子領域に占を目的とする。
〔発明の概要〕
本発明は、半導体基板の表面に素子分離領域を形成する
工程と、この素子分離領域で囲まれた前記基板の素子領
域上にゲート酸化膜を介してゲート電極を形成する工程
と、この電極をマスクとして前記基板にソース、ドレイ
ン領域４域を形成する工程と、これらソース、ドレイン
領域上のゲート酸化膜を選択的に除去する工程と、前記
ゲート電極の側壁に絶縁膜を形成する工程と、全面に導
電性材料層を堆積した後エッチバックによりこの導電性
材料層をソース、ドレイン領域上に残存させる工程と、
全面に保ｒ！！膜を形成する工程と、この保護膜にコン
タクトホールを形成する工程と、このコンタクトホール
にソース、ドレイン領域と導電性材料を介して接続する
取出し配線を形成する工程とを具備することにより、前
記目的の達成を図つたものである。
〔発明の実施例〕
以下、本発明の実施例を第１図（ａ）〜（ｄ）及び第４
図（ａ）〜（Ｃ）を参照して説明する。
実施例１ （１）まず、Ｐ型のシリコン基板４１の表面にフィール
ド酸化１ｉＩ４２を形成した後、このフィールド酸化ｗ
Ａ４２で囲まれた素子領域４３上にゲート酸化膜４４を
介して多結晶シリコンからなるゲート電極４５を形成し
た。つづいて、ゲート電極４５をマスクとして基板４１
にｎ型′不純物を導入し、ｎ＋型のソース、ドレインＩ
Ｉ！４６．４７を夫々形成した。次いで、ＣＶＤ法によ
り全面にシリコン酸化１１４８を形成した後、これを不
活性ガスによるスパッタエツチングによりゲート電極４
５及びソース、ドレイン領Ｒ４６，４７上部のシリコン
酸化１１４８を除去し、該シリコン酸化膜４８ゲート電
極４５の側壁にのみ残存させた。しかる後、全面に第１
のタングステン（Ｗ）層４９を堆積したく第１図（ａ）
図示）。
（２）次に、前記Ｗ層４９をスパッタエツチングにより
ゲート電極４５の側壁にのみ残存させ、他の部分のＷ層
４９を除去したく第１図（ｂ）図示）。なお、同図すで
残存した第１のＷ層４９工。
４９２は、夫々露出するソース、ドレイン領域４６．４
７に接続している。つづいて、全面に第２のＷ層５０を
堆積した後、この上に粘性の低いレジスト５１を塗布し
平坦な表面を形成した（第１１ｉ４（Ｃ）図示）。次い
で、エッチバックによりゲート電極４５の上部の第２の
ＷＩＩ５０を除去した、しかる後、第２のＷＩ５０を写
真蝕刻法（ＰＥＰ）、エツチングにより適宜バターニン
グし、前記第１（７）ＷＦｍ４９ｔ　、４９２　に接続
スル第２のＷ層５０ｔ　、５０２を形成した。更に、全
面にＣＶＤシリコン酸化膜５２、ＢＰＳＧ膜５３膜形３
した後、前記第２のＷ層５０ｒ　、５０２に夫々対応す
るＢＰＳＧＩｌ１５３、ＣＶＤシリコン酸化膜５２を選
択的に除去し、コンタクトホール５４゜５４を形成した
。この後、こめコンタクトホール５４．５４にＡ２配線
５５．５５を形成してＭＯ８型トランジスタを製造した
く第１図（ｄ）図示）。
しかして、実施例によれば、以下に示す効果を有する。
■　ソース、ドレイン領域４６．４７を形成し、シリコ
ン酸化膜４８をゲート電極４５の側壁にのみ残存させた
後、全面に第１のＷ層４９を堆積し、ひきつづきこれを
スパッタエツチングによりエツチングしてＷ層４９１．
４９２をゲート電極４５の側壁にのみ残存するため、Ｗ
層４９１．４９２をソース、ドレイン領域に対し自己整
合に形成できる。従って、ソース、ドレイン領ｔ！４６
．４７の面積はＷ層４９１．４９２の幅によって決定さ
れ、大幅に減少できる。事実、Ｗ！４９１゜４９２の幅
は０．１μｍまで縮少でき、ゲート長１μ瓦のトランジ
スタを製造した場合、本発明法による素子領域の面積は
従来のそれと比べ、約２１５に減少できる。
■　素子領域の面積が減少することにより、ソース、ド
レイン領域４６．４７の接合容量を減少でき、素子の高
速動作化を図ることができるとともに、素子を高集積化
できる。
■　第１図（ｄ）に示す如く、Ａ２配線５４はコンタク
トホール５３で第２のＷ層５０１゜５０２と接続されて
いるため、接触抵抗が小さくなり、従来と比べＡ２配置
１５４の断面積を小さくできる。この点も素子の微細化
に効果的である。
■　第１のＷ層４９１．４９２が厚く形成しであるため
、その後の工程のエツチング等によりソース、ドレイン
領ｗｔ４６．４７の表面が損傷を受けることはない。
■　第２のＷ層５０１．５０２が素子領域からフィール
ド酸化膜４２上まで延在いするため、ＢＰＳＧＩＩ［５
３を平坦に形成でき、ＡＲ配線５４の形成が容易になる
。
なお、実施例１では、１層目と２層目の導電性材料層の
材料として同種のものを用いたが、これに限らず、異種
のものでもよい。
実施例２ まず、実施例１と同様にしてＰ型のシリコン基板４１の
表面にフィールド酸化膜４２を、素子領域４３上にゲー
ト酸化膜４４を介してゲー）−Ｉｔ　１４５を、素子領
域４３の表面にＮ＋型のソース、ドレイン領域４６．４
７を、かつゲート電痩４５の側壁にシリコン酸化膜４８
を残存させた。つづいて、全面に第１のＷ層４９を堆積
させた後、この上にやや粘性のあるレジスト５１を塗布
し曲率をもったレジスト面を形成した（第４図（ａ）図
示）。
次いで、エッチバックによりゲート電ｆｆ１４５の上部
の第１のＷ層４９を除去し、前記ソース、ドレイン領域
４６．４７に接続するとともにフィールド酸化［１４２
上に延在した第１のＷ層４９１゜４９２を形成した（第
４図（ｂ）図示）。
更に、実施例１と同様にＣｖＤシリコン酸化膜５２、Ｂ
ＰＳＰ膜５３膜形３した後、これらにコンタクトホール
５４．５４を形成し、Ａ℃配線５５．５５を形成してＭ
Ｏ８型トランジスタを製造した（第４図（Ｃ）図示）。
なお、同図くＣ）におイテ、へ２配置５５．５５は１ｌ
（７）Ｗｌｉ１４９１．４９２に接続している。
しかして、実施例２によれば、エッチバックの工程のみ
でソース、ドレイン領域４６．４７に接続する第１のＷ
層４９工、４９２をフィールド酸化１１４２上にまで延
在するように形成できるため、実施例１と比ベニ程数を
減少できるとともに、ＢＰＳＧ膜５３を一層平坦に形成
できる。
なお、上記実施例では、導電性材料層の材料としてタン
グステン（Ｗ＞を用いたが、これに限らず、例えば多結
晶シリコンを用いてもよい。また、取出し配線の材料と
してはＡ２を用いたが、例えばＷなどでもよい。
〔発明の効果〕
以上詳述した如く本発明によれば、素子領域の面積を減
少して素子の高集積化を図るとともに、素子の高速動作
化を図るなど種々の効果を有する半導体装置の製造方法
を提供するものである。
【図面の簡単な説明】
第１図（ａ）〜（ｄ）は本発明の実施例１に係るＭＯ８
型トランジスタの製造方法を工程順に示す断面図、第２
図（ａ）〜（Ｃ）従来のＭＯ８型トランジスタの製造方
法を工程順に示す断面図、第３図（ａ）〜（ｄ）は従来
の他のＭＯ８型トラ　　　′ンジスタの製造方法を工程
順に示す断面図、第４図（ａ）〜（Ｃ）は本発明の実施
例２に係るＭＯ８型トランジスタの製造方法を工程順に
示す断面図である。 ４１・・・Ｐ型シリコン基板、４２・・・フィールド酸
化膜、４３・・・素子領域、４４・・・ゲート酸化膜、
４５・・・ゲート電極、４６・・・Ｎ＋型のソース領域
、４７・・・Ｎ＋型のドレイン領域、４８・・・シリコ
ン酸化膜、４９，４９１，４９２．５０．５０ｔ　。 ５０２・・・タングステン（Ｗ）層、５１・・・レジス
ト、５２・・・ＣＶＤ酸化膜、５３・・・ＢＰＳＧ膜、
５４・・・コンタクトホール、５５・・・Ａ！２配線。

Claims (2)

    【特許請求の範囲】
  1. （１）半導体基板の表面に素子分離領域を形成する工程
    と、この素子分離領域で囲まれた前記基板の素子領域上
    にゲート酸化膜を介してゲート電極を形成する工程と、
    このゲート電極をマスクとして前記基板にソース、ドレ
    イン領域を形成する工程と、これらソース、ソースドレ
    イン領域上のゲート酸化膜を選択的に除去する工程と、
    前記ゲート電極の側壁に絶縁膜を形成する工程と、全面
    に導電性材料層を堆積した後エッチバックによりこの導
    電性材料層をソース、ドレイン領域上に残存させる工程
    と、全面に保護膜を形成する工程と、この保護膜にコン
    タクトホールを形成する工程と、このコンタクトホール
    にソース、ドレイン領域と導電性材料を介して接続する
    取出し配線を形成する工程とを具備することを特徴とす
    る半導体装置の製造方法。
  2. （２）エッチバックにより導電性材料層をソース、ドレ
    イン領域上に残存させた後、再度別のあるいは同種の導
    電性材料層を堆積させて取出し配線を形成することを特
    徴とする特許請求の範囲第１項記載の半導体装置の製造
    方法。
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