JPH0212330A - マイクロプロセッサ制御方式 - Google Patents
マイクロプロセッサ制御方式Info
- Publication number
- JPH0212330A JPH0212330A JP63164016A JP16401688A JPH0212330A JP H0212330 A JPH0212330 A JP H0212330A JP 63164016 A JP63164016 A JP 63164016A JP 16401688 A JP16401688 A JP 16401688A JP H0212330 A JPH0212330 A JP H0212330A
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- JP
- Japan
- Prior art keywords
- reset
- address
- terminals
- processor
- microprocessor
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロプロセッサの制御方式に関し、特ニマ
イクロプロセッサのリセットにＩＭ−１゜〔従来の技術
〕 従来のマイクロプロセッサのリセットは、規定された長
さのアクティブ・パルスを単一のリセット端子に印加す
ることによって行われていた。リセット端子からアクテ
ィブ・パルスが入力されるとマイクロブロセ、すは内部
の各ブロックやゲートを初期化して、メモリに対してリ
セット・アドレスを発行することにより新たに処理を始
める。
イクロプロセッサのリセットにＩＭ−１゜〔従来の技術
〕 従来のマイクロプロセッサのリセットは、規定された長
さのアクティブ・パルスを単一のリセット端子に印加す
ることによって行われていた。リセット端子からアクテ
ィブ・パルスが入力されるとマイクロブロセ、すは内部
の各ブロックやゲートを初期化して、メモリに対してリ
セット・アドレスを発行することにより新たに処理を始
める。
たとえばマイクロプログラム制御を実施しているマイク
ロプロセッサがリセットされた場合について説明する。
ロプロセッサがリセットされた場合について説明する。
まずマイクロプログラム・レベルではリセット信号がマ
イクロ・シーケンサに認識さｈると強制的にリセット用
マイクロ・アドレスへ分岐してマイクロフログラムのリ
セット・ルーチンを実行する。次にマイクロプログラム
のリセ。
イクロ・シーケンサに認識さｈると強制的にリセット用
マイクロ・アドレスへ分岐してマイクロフログラムのリ
セット・ルーチンを実行する。次にマイクロプログラム
のリセ。
ト・ルーチンのなかで機械語命令レベルノリセット・ア
ドレスがメモリに対して発行され、該リセット・アドレ
スから機械語命令の処理を開始する。パーソナル・コン
ピュータに代表されるマイクロプロセッサを中心とする
情報処理システムにおいてリセット・アドレスからの機
械後命令ブロダラムでは一般にシステム・コンフィギユ
レーションのチエツク、メモリやＩｌｏのテスト等が行
われ、このフンフィギュレーシ３ンのチエツクとテスト
はリセット時に必ず毎回実行される。
ドレスがメモリに対して発行され、該リセット・アドレ
スから機械語命令の処理を開始する。パーソナル・コン
ピュータに代表されるマイクロプロセッサを中心とする
情報処理システムにおいてリセット・アドレスからの機
械後命令ブロダラムでは一般にシステム・コンフィギユ
レーションのチエツク、メモリやＩｌｏのテスト等が行
われ、このフンフィギュレーシ３ンのチエツクとテスト
はリセット時に必ず毎回実行される。
以上説明したように、従来のマイクロプロセッサのリセ
ット方法では、リセット時に必ずシステム・コンフィギ
ユレーションのチエツクとテストが毎回実行されるが、
現在の情報処理システムに使用される部品の信頼性の高
さから考えるとリセットの度ごとの該コンフィギユレー
ションのチエツクとメモリやＩｌｏのテストは時間的効
率という面において非常に不利であるという欠点がある
。この原因は、従来のマイクロプロセッサのリセット方
法では、リセット時の開始アドレスが１つだけであるこ
とである。
ット方法では、リセット時に必ずシステム・コンフィギ
ユレーションのチエツクとテストが毎回実行されるが、
現在の情報処理システムに使用される部品の信頼性の高
さから考えるとリセットの度ごとの該コンフィギユレー
ションのチエツクとメモリやＩｌｏのテストは時間的効
率という面において非常に不利であるという欠点がある
。この原因は、従来のマイクロプロセッサのリセット方
法では、リセット時の開始アドレスが１つだけであるこ
とである。
上述した従来のマイクロプロセッサの、リセット方法に
対し、本発明は複数のリセット端子のそれぞれに印加さ
れる複数の信号の組合せによって機械語命令プログラム
の異なるアドレスから処理を開始するという相違点を有
する。
対し、本発明は複数のリセット端子のそれぞれに印加さ
れる複数の信号の組合せによって機械語命令プログラム
の異なるアドレスから処理を開始するという相違点を有
する。
マイクロプロセッサに代表される情報処理装置において
、複数のリセット入力端子と、該複数のリセット端子か
らの信号を入力とするデコード手段とを有し、複数のリ
セット端子のそれぞれに印加される複数の信号の組合せ
を前記デコード手段でデコードすることによって、リセ
ット後に機械語命令プログラムの異なるアドレス出力す
ることを特徴とする。
、複数のリセット入力端子と、該複数のリセット端子か
らの信号を入力とするデコード手段とを有し、複数のリ
セット端子のそれぞれに印加される複数の信号の組合せ
を前記デコード手段でデコードすることによって、リセ
ット後に機械語命令プログラムの異なるアドレス出力す
ることを特徴とする。
〔実施例１〕
第１図は本発明の１実施例を示す図である。
１０１は本発明を実施しているマイクロプロセッサまた
はＣＰＵで、マイクロプログラム制御方式を採用してい
るものとする。１０２はプロセッサ１０１の制御記憶、
１０３は制御記憶１０２ヲ司るマイクロ・シーケンサ、
１０４は機械後命令プログラムのリセット・アドレスを
格納するアドレス・レジスタ、１０５はプロセッサ１０
１外部のアドレス・バス、１０６はプロセッサ１０１外
部のデータ・バス、１０７はメモリである。
はＣＰＵで、マイクロプログラム制御方式を採用してい
るものとする。１０２はプロセッサ１０１の制御記憶、
１０３は制御記憶１０２ヲ司るマイクロ・シーケンサ、
１０４は機械後命令プログラムのリセット・アドレスを
格納するアドレス・レジスタ、１０５はプロセッサ１０
１外部のアドレス・バス、１０６はプロセッサ１０１外
部のデータ・バス、１０７はメモリである。
１０８−１，１０８−２は本発明で新たに設けられた２
つのリセット信号端子で、それぞれ信号路１０９−１，
１０９−２によってマイクロ・シーケンサ１０３に接続
されている。また１０９−１．１０９−２は論理和ゲー
ト１１０に入力され、論理和ゲート１１０の出力１１１
はプロセッサ１０１の内部リセット信号となる。１０８
−１゜１０８−２からの入力信号は第５図に示したよう
にプロセッサ１０１の動作を規定する。つまり１０８−
１，１０８−２が（００）のときはリセットはなく、従
ってプロセッサ１０１の内部リセット信号１１１はイン
アクティブである。１０８−１，１０８−２が（０１）
のときは内部リセ。
つのリセット信号端子で、それぞれ信号路１０９−１，
１０９−２によってマイクロ・シーケンサ１０３に接続
されている。また１０９−１．１０９−２は論理和ゲー
ト１１０に入力され、論理和ゲート１１０の出力１１１
はプロセッサ１０１の内部リセット信号となる。１０８
−１゜１０８−２からの入力信号は第５図に示したよう
にプロセッサ１０１の動作を規定する。つまり１０８−
１，１０８−２が（００）のときはリセットはなく、従
ってプロセッサ１０１の内部リセット信号１１１はイン
アクティブである。１０８−１，１０８−２が（０１）
のときは内部リセ。
ト信号１１１がアクティブになってプロセッサ１０１の
内部の各ゲートを初期化し、同時にマイクロ・シーケン
サ１０３は１０８−１，１０８−２が（０１）であるこ
とを受けて、制御記憶１０２にたいしてＵＲＡｌのリセ
ット・アドレスからのマイクロプログラム処理を開始す
るような制御を行う。また１０８−１，１０８−２が（
１０）のときはプロセッサ１０１の内部の各ゲートが初
期化されるのと同時に、マイクロ・シーケンサ１０３は
１０８−１，１０８−２が（１０）であることを受けて
、制御記憶１０２にたいしてＵＲＡ２のリセット・アド
レスからのマイクロプログラム処理を開始するような制
御を行う。同様に１０８−１．１０８−２が（１１）の
ときは制御記憶１０２にたいしてリセット・アドレスＵ
ＲＡ３からのリセット・マイクロ・ルーチンからマイク
ロプログラム処理を開始するように制御される。第２図
は制御記憶１０２のアドレス・マツプの概略図である。
内部の各ゲートを初期化し、同時にマイクロ・シーケン
サ１０３は１０８−１，１０８−２が（０１）であるこ
とを受けて、制御記憶１０２にたいしてＵＲＡｌのリセ
ット・アドレスからのマイクロプログラム処理を開始す
るような制御を行う。また１０８−１，１０８−２が（
１０）のときはプロセッサ１０１の内部の各ゲートが初
期化されるのと同時に、マイクロ・シーケンサ１０３は
１０８−１，１０８−２が（１０）であることを受けて
、制御記憶１０２にたいしてＵＲＡ２のリセット・アド
レスからのマイクロプログラム処理を開始するような制
御を行う。同様に１０８−１．１０８−２が（１１）の
ときは制御記憶１０２にたいしてリセット・アドレスＵ
ＲＡ３からのリセット・マイクロ・ルーチンからマイク
ロプログラム処理を開始するように制御される。第２図
は制御記憶１０２のアドレス・マツプの概略図である。
ＵＲＡＩのリセット・アドレスから開始されるマイク四
プログラムによりアドレス・レジスタ１０４には機械語
命令レベルのリセット・アドレスＭＲＡＩがロードされ
、ＭＲＡｌをリセット後の最初の命令フェッチのアドレ
スとしてアドレス・バス１０５を介してメモリ１０７へ
供給される。
プログラムによりアドレス・レジスタ１０４には機械語
命令レベルのリセット・アドレスＭＲＡＩがロードされ
、ＭＲＡｌをリセット後の最初の命令フェッチのアドレ
スとしてアドレス・バス１０５を介してメモリ１０７へ
供給される。
同様にＵＲＡ２からマイクロプログラム処理が開始され
るとアドレス・レジスタ１０４にはＭＲＡ２が格納され
、ＭＲＡ２がリセット後の最初の命令フェッチのアドレ
スとなり、ＵＲＡ３からマイクロプログラム処理が開始
されるとアドレス・レジスタ１０４にはＭＲＡ３が格納
され、ＭＲＡ３がリセット後の最初の命令フェッチのア
ドレスとなる。すなわち１０８−１，１０８−２が（０
１）のときはＭＲＡＩから、（ｌＯ）のときはＭＲＡ２
から、（１１）のときはＭＲＡ３から機械語命令レベル
のプログラムが開始される。第３図は機械語命令レベル
のプログラムが格納されているメモリ１０７のアドレス
・マツプの一例である。たとえばＭＲＡｌから始まるリ
セット・ルーチン■ではシステムのコンフィギュレーシ
履ンのチエツクを行い、ＭＲＡ２から始まるリセット・
ルーチン■ではシステム内のメモリやＩｌｏのテストを
行い、ＭＲＡ３から始まるリセット・ルーチン■では主
に応用プログラムの分岐を行うものとする。
るとアドレス・レジスタ１０４にはＭＲＡ２が格納され
、ＭＲＡ２がリセット後の最初の命令フェッチのアドレ
スとなり、ＵＲＡ３からマイクロプログラム処理が開始
されるとアドレス・レジスタ１０４にはＭＲＡ３が格納
され、ＭＲＡ３がリセット後の最初の命令フェッチのア
ドレスとなる。すなわち１０８−１，１０８−２が（０
１）のときはＭＲＡＩから、（ｌＯ）のときはＭＲＡ２
から、（１１）のときはＭＲＡ３から機械語命令レベル
のプログラムが開始される。第３図は機械語命令レベル
のプログラムが格納されているメモリ１０７のアドレス
・マツプの一例である。たとえばＭＲＡｌから始まるリ
セット・ルーチン■ではシステムのコンフィギュレーシ
履ンのチエツクを行い、ＭＲＡ２から始まるリセット・
ルーチン■ではシステム内のメモリやＩｌｏのテストを
行い、ＭＲＡ３から始まるリセット・ルーチン■では主
に応用プログラムの分岐を行うものとする。
電源投入直後などは１０８−１，１０８−２が（０１）
としてリセットをかけるとリセット・ルーチン■、■、
■の順に全ての処理がおこなわれる。１０８−１，１０
８−２が（０１）のときはリセット・ルーチン■、■の
順に処理が行われる。また１０８−１，１０８−２が（
１１）のときはリセット・ルーチン■のみの処理が行わ
れる。
としてリセットをかけるとリセット・ルーチン■、■、
■の順に全ての処理がおこなわれる。１０８−１，１０
８−２が（０１）のときはリセット・ルーチン■、■の
順に処理が行われる。また１０８−１，１０８−２が（
１１）のときはリセット・ルーチン■のみの処理が行わ
れる。
〔実施例２〕
第４図は本発明の第２の実施例である。前記第１の実施
例とはアドレス・レジスタ１０４へノリセット・アドレ
スのロードの方法が異なる。前記第１の実施例では３種
のリセットのマイクロプログラムのエントリ・アドレス
を変える事によってマイクロプログラムの制御を変え、
マイクロプログラムにより異なるデータをアドレス・レ
ジスタ１０４にロードしたが、本第２の実施例では３種
のリセット信号が直接アドレス・レジスタ４０４に３つ
の異なるデータをセットする。
例とはアドレス・レジスタ１０４へノリセット・アドレ
スのロードの方法が異なる。前記第１の実施例では３種
のリセットのマイクロプログラムのエントリ・アドレス
を変える事によってマイクロプログラムの制御を変え、
マイクロプログラムにより異なるデータをアドレス・レ
ジスタ１０４にロードしたが、本第２の実施例では３種
のリセット信号が直接アドレス・レジスタ４０４に３つ
の異なるデータをセットする。
第４図において４０４は機械語命令プログラムのリセッ
ト・アドレスを格納するアドレス・レジスタ、４１０は
１０９−１，１０９−２を入力として第１表に従ってデ
コードし、４１１，４１２゜４１３を出力するデコーダ
である。１０８−１゜１０８−２が（０１）のときは信
号４１１がアクティブとなってレジスタ４０４にＭＲＡ
Ｉがセットされ、同様に（１０）のときは４１２がアク
ティブとなってレジスタ４０４にＭＲＡ２がセットされ
、（１１）のときは４１３がアクティブとなってレジス
タ４０４にＭＲＡ３がセットされる。
ト・アドレスを格納するアドレス・レジスタ、４１０は
１０９−１，１０９−２を入力として第１表に従ってデ
コードし、４１１，４１２゜４１３を出力するデコーダ
である。１０８−１゜１０８−２が（０１）のときは信
号４１１がアクティブとなってレジスタ４０４にＭＲＡ
Ｉがセットされ、同様に（１０）のときは４１２がアク
ティブとなってレジスタ４０４にＭＲＡ２がセットされ
、（１１）のときは４１３がアクティブとなってレジス
タ４０４にＭＲＡ３がセットされる。
従って１０８−１，１０８−２が（０１）のときはＭＲ
ＡＩから、（１０）のときはＭＲＡ２から、（１１）の
ときはＭＲＡ３から機械語命令レベルのプログラムが開
始される。本実施例２ではプロセッサ１０１がマイクロ
プログラム制御を行っていない場合でも実施例１と同等
の効果を得る事ができる。
ＡＩから、（１０）のときはＭＲＡ２から、（１１）の
ときはＭＲＡ３から機械語命令レベルのプログラムが開
始される。本実施例２ではプロセッサ１０１がマイクロ
プログラム制御を行っていない場合でも実施例１と同等
の効果を得る事ができる。
以上説明したように本発明は、複数のリセット端子のそ
れぞれに印加さｈる複数の信号の組合せによって機械語
命令プログラムの異なるアドレスから処理を開始するこ
とにより、マイクロプロセッサを必要に応じた状態に初
期化することができる効果がある。
れぞれに印加さｈる複数の信号の組合せによって機械語
命令プログラムの異なるアドレスから処理を開始するこ
とにより、マイクロプロセッサを必要に応じた状態に初
期化することができる効果がある。
第１図は本発明の第１の実施例を示す図である。
１０１は本発明を実施しているマイクロプロセッサまた
はＣＰＵ、１０２はプロセッサ１０１０制御記憶、１０
３は制御記憶１０２を司るマイク四・シーケンサ、１０
４は機械語命令プログラムのリセット・アドレスを格納
するアドレス・レジスタ、１０５はプロセッサ１０１の
外部のアドレス・バス、１０６はプロセッサｌＯ１外部
のデータ・バス、１０７はメ％！Ｊ、１０８−１゜１０
８−２は本発明で新たに設けられた２つのリセット信号
端子、１０９−１，１０９−２は信号路、１１０は論理
和ゲート、１１１は論理和ゲート１１０の出力で、プロ
セッサ１０１ｔ７）内部！ｊ上セツト号。 第２図は制御記憶１０２のアドレス・マ、ブの概略図で
ある。 第３図はメモリ１０７のアドレス・マツプの−例である
。 第４図は本発明の第２の実施例を示す図である。 ４０４は機械語命令プログラムのリセット・アドレスを
格納するアドレス・レジスタ、４１０はデコーダ、４１
１，４１２，４１３はデコーダ４１０の出力信号。 第５図はプロセットの動作と入力信号との関係を示す図
である。 代理人 弁理士 内 原 晋 ［２図
はＣＰＵ、１０２はプロセッサ１０１０制御記憶、１０
３は制御記憶１０２を司るマイク四・シーケンサ、１０
４は機械語命令プログラムのリセット・アドレスを格納
するアドレス・レジスタ、１０５はプロセッサ１０１の
外部のアドレス・バス、１０６はプロセッサｌＯ１外部
のデータ・バス、１０７はメ％！Ｊ、１０８−１゜１０
８−２は本発明で新たに設けられた２つのリセット信号
端子、１０９−１，１０９−２は信号路、１１０は論理
和ゲート、１１１は論理和ゲート１１０の出力で、プロ
セッサ１０１ｔ７）内部！ｊ上セツト号。 第２図は制御記憶１０２のアドレス・マ、ブの概略図で
ある。 第３図はメモリ１０７のアドレス・マツプの−例である
。 第４図は本発明の第２の実施例を示す図である。 ４０４は機械語命令プログラムのリセット・アドレスを
格納するアドレス・レジスタ、４１０はデコーダ、４１
１，４１２，４１３はデコーダ４１０の出力信号。 第５図はプロセットの動作と入力信号との関係を示す図
である。 代理人 弁理士 内 原 晋 ［２図
Claims (1)
- 情報処理装置において、複数のリセット入力端子と、該
複数のリセット端子からの信号を入力とするデコード手
段とを有し、複数のリセット端子のそれぞれに印加され
る複数の信号の組合せを前記デコード手段でデコードす
ることによって、リセット後に機械語命令プログラムの
異なるアドレス出力することを特徴とするマイクロプロ
セッサ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63164016A JPH0212330A (ja) | 1988-06-29 | 1988-06-29 | マイクロプロセッサ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63164016A JPH0212330A (ja) | 1988-06-29 | 1988-06-29 | マイクロプロセッサ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0212330A true JPH0212330A (ja) | 1990-01-17 |
Family
ID=15785184
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63164016A Pending JPH0212330A (ja) | 1988-06-29 | 1988-06-29 | マイクロプロセッサ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0212330A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998044408A1 (en) * | 1997-03-31 | 1998-10-08 | Seiko Epson Corporation | Microcomputer and electronic equipment |
-
1988
- 1988-06-29 JP JP63164016A patent/JPH0212330A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998044408A1 (en) * | 1997-03-31 | 1998-10-08 | Seiko Epson Corporation | Microcomputer and electronic equipment |
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