JPH02123442A - 高速化メモリ - Google Patents
高速化メモリInfo
- Publication number
- JPH02123442A JPH02123442A JP63276267A JP27626788A JPH02123442A JP H02123442 A JPH02123442 A JP H02123442A JP 63276267 A JP63276267 A JP 63276267A JP 27626788 A JP27626788 A JP 27626788A JP H02123442 A JPH02123442 A JP H02123442A
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- JP
- Japan
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- memory
- access
- speed
- read
- processing
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- Pending
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- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ディジタル式電子計算機のメモリの構成法に
関する技術である。特に高速動作の実現法に関する。
関する技術である。特に高速動作の実現法に関する。
プロセス制御等のリアルタイム処理を目的とするコンピ
ュータにおいては高速化と信頼性の向上の両方が求めら
れている。メモリの高速化のために一般的に用いられて
いるキャッシュメモリ方式はバッチ処理には向いている
がリアルタイム処理には向いていない。そのため、メモ
リそのものに対する高速化をあきらめ、ＣＰＵのインス
トラクションレジスタをパイプライン化し、メモリの先
読みにより、コンピュータの高速化を計っているのが現
状である。これは、ＣＰＵの処理速度とメモリの速度が
バランスしている限りは特別の問題とはならないが、Ｃ
ＰＵの速度が大巾に向上した今では、メモリの高速化は
必須の技術である。特にプロセス制御用コンピュータの
ように、最近大はな問題になっているメモリのソフトエ
ラーのような一過性の異常に対して対策を必要とする場
合には特にメモリの速度は落ちてしまうので、何らかの
対策が必要である。１ 〔発明か解決しようどする課題〕 計算機の処理能力はＣｉ” Ｕの演算速度とメモリのア
クセス速度により決まってしまう。、ＣＰ １．Ｊの演
算速度は同・アーキティクチャーのＣＩ−） Ｕであれ
ば、その動作速度と同じとカえてよい。ＣＰ ＵかＬＳ
ｉ化されたごとによって、その動作速度は飛躍的に向上
している。、マイクロコンピュータはその顕著なイ（す
である。
ュータにおいては高速化と信頼性の向上の両方が求めら
れている。メモリの高速化のために一般的に用いられて
いるキャッシュメモリ方式はバッチ処理には向いている
がリアルタイム処理には向いていない。そのため、メモ
リそのものに対する高速化をあきらめ、ＣＰＵのインス
トラクションレジスタをパイプライン化し、メモリの先
読みにより、コンピュータの高速化を計っているのが現
状である。これは、ＣＰＵの処理速度とメモリの速度が
バランスしている限りは特別の問題とはならないが、Ｃ
ＰＵの速度が大巾に向上した今では、メモリの高速化は
必須の技術である。特にプロセス制御用コンピュータの
ように、最近大はな問題になっているメモリのソフトエ
ラーのような一過性の異常に対して対策を必要とする場
合には特にメモリの速度は落ちてしまうので、何らかの
対策が必要である。１ 〔発明か解決しようどする課題〕 計算機の処理能力はＣｉ” Ｕの演算速度とメモリのア
クセス速度により決まってしまう。、ＣＰ １．Ｊの演
算速度は同・アーキティクチャーのＣＩ−） Ｕであれ
ば、その動作速度と同じとカえてよい。ＣＰ ＵかＬＳ
ｉ化されたごとによって、その動作速度は飛躍的に向上
している。、マイクロコンピュータはその顕著なイ（す
である。
二り、に対してメモリのアクセス速度の向上は遅才Ｘ、
を取っておりＣＰ ＩＪ本来の性能を出すことができな
い。さらにメモリに関しては、その集積度が向上したの
と裏腹に、動作の安定性に問題がちら才）れた４１例え
ば、ｌ） ＲＡ、 Ｍのソフトエラーはよい例である。
を取っておりＣＰ ＩＪ本来の性能を出すことができな
い。さらにメモリに関しては、その集積度が向上したの
と裏腹に、動作の安定性に問題がちら才）れた４１例え
ば、ｌ） ＲＡ、 Ｍのソフトエラーはよい例である。
そのため、メモリの信頼性を高めるための何らかの対策
を採らなければならなくなった。
を採らなければならなくなった。
対策としてよく用いられる方法はハミングコードを用い
てＦ ＣＣ機能を付加し、１ビットエラーに対して自動
修正を加える方法である。このようなえｔ策はメモリの
アクセス速度をさらに遅くし、増増、計算機の処理能力
をドげる方向に働く、１現在、ＩＣメモリの使った場合
しＪは、前述のＥ Ｃｃ機構は必須の条件であり、従っ
て、ざのよ）な信頼性向上対策をした一Ｌで、ＣＩ）
Ｕの動作速度の向上に一比較しうるメモリのアクセス速
度の向ヒをｉする必要がある。
てＦ ＣＣ機能を付加し、１ビットエラーに対して自動
修正を加える方法である。このようなえｔ策はメモリの
アクセス速度をさらに遅くし、増増、計算機の処理能力
をドげる方向に働く、１現在、ＩＣメモリの使った場合
しＪは、前述のＥ Ｃｃ機構は必須の条件であり、従っ
て、ざのよ）な信頼性向上対策をした一Ｌで、ＣＩ）
Ｕの動作速度の向上に一比較しうるメモリのアクセス速
度の向ヒをｉする必要がある。
メモリの構成および動作を分類すると太きく；３つに分
しづることかできる。
しづることかできる。
その１は、ＢＴＪＳとの接続部である。
その２は、エラーチエツク部である。
その：３は、記憶部である。
通常のメモリ構成では１回のアクセスごとに、この３つ
の部分の動作がシーケンシャルに行なわれる。
の部分の動作がシーケンシャルに行なわれる。
読出しの場合を考える。
１）ＢＵＳｊ−のアト１ノス情報を用いてメモリの選択
を行なう。（ＢＵＳとの接続部の動作）２）１）で決定
したメモリの内容を読出す１、（記憶部の動作） ３）読出した内容に誤りがあるか否かのチエツクを行な
う。誤りがある場合にはデータの修正を行な）。（エラ
ーチエツク部の動作） ４）ＢｔＪＳＩ−、にデータを出力すると共に、メモリ
の動作が完！したことを知らせる。（ＢＵＳとの接続部
の動作） これを図に示すと第７図のようになる。
を行なう。（ＢＵＳとの接続部の動作）２）１）で決定
したメモリの内容を読出す１、（記憶部の動作） ３）読出した内容に誤りがあるか否かのチエツクを行な
う。誤りがある場合にはデータの修正を行な）。（エラ
ーチエツク部の動作） ４）ＢｔＪＳＩ−、にデータを出力すると共に、メモリ
の動作が完！したことを知らせる。（ＢＵＳとの接続部
の動作） これを図に示すと第７図のようになる。
書込みの場合は第８図に示すように、記憶部とエラーチ
エツク部の動作順序が読出しの場合と逆になるだけで、
３つの部分の動作がシーケンシャルに行なオ〕れること
には変りがない。
エツク部の動作順序が読出しの場合と逆になるだけで、
３つの部分の動作がシーケンシャルに行なオ〕れること
には変りがない。
このことから判るように前記３部分は相互に独立して動
作が可能である。そこで、これら３部分を同時独立に並
列動作させてやることにより、メモリのアクセス時間を
＋３ ＴＪ Ｓとの接続部の動作時間まで短縮させた。
作が可能である。そこで、これら３部分を同時独立に並
列動作させてやることにより、メモリのアクセス時間を
＋３ ＴＪ Ｓとの接続部の動作時間まで短縮させた。
第２１！！］ ｋ用いて基本的な動きを説明する。
第２図では読出し動作は全て並列処理、書込み動作は直
列処理となっている。
列処理となっている。
最初に書込み動作の説明をする。ＣＰ ｔＪ 、 Ｂ［
ＩＳ上のＡＩ）Ｂ、ＤＢ、Ｗが有効となる。ＭＥ肋ＲＹ
へのアドレス情報はＣＰＵ ＢＵＳ上のＡ Ｄ Ｂ
１′＃報が有効となる。ＣＰ Ｕ Ｂ Ｕ Ｓ ｌの
ＤＢ情報は、ＤＢＲ３に一度ラッチされた後、ＥＣＣＣ
／０回路を通り、チエツク情報を付加された後、ＭＥＭ
ＯＲＹのＤＢ情報となる。この後、Ａ Ｉ’） Ｒ１，
。
ＩＳ上のＡＩ）Ｂ、ＤＢ、Ｗが有効となる。ＭＥ肋ＲＹ
へのアドレス情報はＣＰＵ ＢＵＳ上のＡ Ｄ Ｂ
１′＃報が有効となる。ＣＰ Ｕ Ｂ Ｕ Ｓ ｌの
ＤＢ情報は、ＤＢＲ３に一度ラッチされた後、ＥＣＣＣ
／０回路を通り、チエツク情報を付加された後、ＭＥＭ
ＯＲＹのＤＢ情報となる。この後、Ａ Ｉ’） Ｒ１，
。
ΔＤＲ２，ＤＢＲ２，ＤＢＲＩＩの内容は変化しない。
次に読出し動作を説明する。読出し動作時は、ＣＰ ｔ
Ｊ Ｂ Ｕ Ｓ上のＡＤＢＤＢ情報効となる。
Ｊ Ｂ Ｕ Ｓ上のＡＤＢＤＢ情報効となる。
ＡＤＢはＡＤＲｌの内容と比較され一致していればＤ
Ｂ Ｒ１Ｆの内容がＣＰＵ ＢＵＳのＤＢ情報として
出力される。従って、この時は、メモリアクセスであっ
ても、実際に情報を記憶しているＭＥＭＯＲＹのアクセ
スまで行なう必要がなく、その分アクセス速度を−にげ
ることができる。Ｄ Ｂ Ｒ，１、］の内容が読出され
れば、ＤＢＲＩ ］は空となり、ずでにＤＢＲ２にデー
タが準備されておればＤＢＲ２の内容がＤ Ｂ Ｒ１に
移され、Ｄ Ｂ Ｒｌが空となる。
Ｂ Ｒ１Ｆの内容がＣＰＵ ＢＵＳのＤＢ情報として
出力される。従って、この時は、メモリアクセスであっ
ても、実際に情報を記憶しているＭＥＭＯＲＹのアクセ
スまで行なう必要がなく、その分アクセス速度を−にげ
ることができる。Ｄ Ｂ Ｒ，１、］の内容が読出され
れば、ＤＢＲＩ ］は空となり、ずでにＤＢＲ２にデー
タが準備されておればＤＢＲ２の内容がＤ Ｂ Ｒ１に
移され、Ｄ Ｂ Ｒｌが空となる。
ＤＢＲＩが空となれば、ＥＣＣＣ７０の部分でチエツク
動作が完了していれば、その結果が、ＤＢＲ２ヘセット
される。と同時に、ＥＣＣＣ７０回路は空となるので、
ＭＥＭＯＲＹからの読出し情報がＥＣＣＣ７０の入力と
してセットされる。
動作が完了していれば、その結果が、ＤＢＲ２ヘセット
される。と同時に、ＥＣＣＣ７０回路は空となるので、
ＭＥＭＯＲＹからの読出し情報がＥＣＣＣ７０の入力と
してセットされる。
このように、ＣＰＵからのメモリへのアクセスに対して
、ＤＢＲｌｌのデータを返している間にＥＣＣＣ７０回
路でのデータチエツク、ＭＥＭＯＲＹの読出しを並行に
行なっている。ＭＥＭＯＲＹの読出し時のアドレス情報
ＡＢはＡＤＢ２の内容であり、それは１データ読出すた
びに＋１される。従って、ＣＰＵからの読出しアクセス
が連続アドレスである限りはこの並列処理は継続される
。読出しアクセスが不連続となる場合、その場合は、Ａ
ＤＢとＡＤＲＩの内容が不一致となる場合であるが、並
列処理は中断され、ＡＤＢ２には新たにＡＤＢ上の情報
がセットされ、ＡＤＲＩ、ＤＢＲＩＩ。
、ＤＢＲｌｌのデータを返している間にＥＣＣＣ７０回
路でのデータチエツク、ＭＥＭＯＲＹの読出しを並行に
行なっている。ＭＥＭＯＲＹの読出し時のアドレス情報
ＡＢはＡＤＢ２の内容であり、それは１データ読出すた
びに＋１される。従って、ＣＰＵからの読出しアクセス
が連続アドレスである限りはこの並列処理は継続される
。読出しアクセスが不連続となる場合、その場合は、Ａ
ＤＢとＡＤＲＩの内容が不一致となる場合であるが、並
列処理は中断され、ＡＤＢ２には新たにＡＤＢ上の情報
がセットされ、ＡＤＲＩ、ＤＢＲＩＩ。
ＤＢＲ２の内容は無効とされ、再度、並列処理が起動さ
れる。この場合でも並列処理が中断された時のアクセス
のみが直列処理になるのみであり、メモリの高速性をそ
こなわれることはない。
れる。この場合でも並列処理が中断された時のアクセス
のみが直列処理になるのみであり、メモリの高速性をそ
こなわれることはない。
第１図に実施例を示す。実施例に従って、動作の説明を
行なう。
行なう。
ＣＰＵ ＢＵＳからの信号ＦＣ，Ｗはデコーダ、ＤＥ
Ｃに接続され、Ｄｉ、Ｄ２．Ｄ３に分けられる。信号Ｆ
Ｃはメモリアクセスのモードを示す信号である。例えば
、命令フェッチのためのメモリアクセス、オペランドア
クセス、ＤＭＡアクセス等がある。信号Ｗはアクセスモ
ードが書き込み（ライト）モードが読出しくリード）モ
ードかの指定を行なう。
Ｃに接続され、Ｄｉ、Ｄ２．Ｄ３に分けられる。信号Ｆ
Ｃはメモリアクセスのモードを示す信号である。例えば
、命令フェッチのためのメモリアクセス、オペランドア
クセス、ＤＭＡアクセス等がある。信号Ｗはアクセスモ
ードが書き込み（ライト）モードが読出しくリード）モ
ードかの指定を行なう。
Ｄｌは命令フェッチ以外のリードアクセスであることを
示す。Ｄ２は命令フェッチのリードアクセスであること
を示す。Ｄ３は命令フェッチ以外のアクセス（リードお
よびライト）であることを示す。
示す。Ｄ２は命令フェッチのリードアクセスであること
を示す。Ｄ３は命令フェッチ以外のアクセス（リードお
よびライト）であることを示す。
対象となるメモリへのアクセスが命令フェッチのみの場
合を考える。第４図がその場合の動作に対応する。
合を考える。第４図がその場合の動作に対応する。
ＡＤＢ上にアドレスｎ−１がある。この時、レジスタＡ
ＤＲＩにはｎ−１がセットされている。
ＤＲＩにはｎ−１がセットされている。
同様にＡＤＢ２にはｎ＋１がセットされている。
一方、ＣＢＵ ＢＵＳとＭＥＭＯＲＹ間には、ＥＣＣ
Ｃ／Ｇ、ＤＢＲ２，ＤＢＲＩＩが並んでいる。
Ｃ／Ｇ、ＤＢＲ２，ＤＢＲＩＩが並んでいる。
ＥＣＣＣ７０は、読出し動作の場合にはデータチエツク
を行ない、エラーは有れば修正を行ない、書込み動作の
場合にはチエツクデータを生成する機能を有する回路で
あり、読出し、書込み動作共、動作開始時にデータを保
持する機能を有している。
を行ない、エラーは有れば修正を行ない、書込み動作の
場合にはチエツクデータを生成する機能を有する回路で
あり、読出し、書込み動作共、動作開始時にデータを保
持する機能を有している。
ＤＲＢ２．ＤＲＢＩＩはレジスタである。ＭＥＭＯＲＹ
から読出されたデータは、ＥＣＣＣ７０にラッチされ、
エラーチエツクが行なわれる。結果はＤＢＲ２にラッチ
される。ＤＢＲ２の出力はＤＢＲｌｌが空になった時点
でＤＢＲＩＩに移される。
から読出されたデータは、ＥＣＣＣ７０にラッチされ、
エラーチエツクが行なわれる。結果はＤＢＲ２にラッチ
される。ＤＢＲ２の出力はＤＢＲｌｌが空になった時点
でＤＢＲＩＩに移される。
ＤＢＲＩＩが空になるのは命令フェッチ動作が完了した
時である。
時である。
従って、ＡＤＢ上にアドレスｎ−１がある時には、ＤＢ
ＲＩＩには（ｎ−１） ：（（ｎ−１）はアドレスｎ
−１のデータを示す）があり、即座にＤＢ上に（ｎ−１
）を出力する。アドレスｎ−１のアクセスが完了すると
ＤＢＲＩ １は空となるのでＤＢＲ２の内容（ｎ）がＤ
ＢＲＩ １にセットされる。又、ＡＤＢ上でｎ−１のア
クセスを行なっている時１ＭＥＭＯＲＹのＡＢにはＡＤ
Ｂ２の内容ｎ＋１が出力されリードアクセスが行なわれ
ている。このリードアクセスが完了すると、そのデータ
（ｎ＋１）がＥＣＣＣ７０にラッチされる。又ｎ＋１
のＭＥＭＯＲＹアクセスが完了すると、ＡＤＢ２の内容
はＡＤＲＩに移される。その後、ＡＤＢ２の内容は＋１
される。この状態で、ＥＣＣＣ７０が空になるのを待つ
。
ＲＩＩには（ｎ−１） ：（（ｎ−１）はアドレスｎ
−１のデータを示す）があり、即座にＤＢ上に（ｎ−１
）を出力する。アドレスｎ−１のアクセスが完了すると
ＤＢＲＩ １は空となるのでＤＢＲ２の内容（ｎ）がＤ
ＢＲＩ １にセットされる。又、ＡＤＢ上でｎ−１のア
クセスを行なっている時１ＭＥＭＯＲＹのＡＢにはＡＤ
Ｂ２の内容ｎ＋１が出力されリードアクセスが行なわれ
ている。このリードアクセスが完了すると、そのデータ
（ｎ＋１）がＥＣＣＣ７０にラッチされる。又ｎ＋１
のＭＥＭＯＲＹアクセスが完了すると、ＡＤＢ２の内容
はＡＤＲＩに移される。その後、ＡＤＢ２の内容は＋１
される。この状態で、ＥＣＣＣ７０が空になるのを待つ
。
このようにして、ＣＰＵ ＢＵＳへの対応、エラーチ
エツク、記憶部アクセスの３動作は完全に分離され、並
行に処理される。
エツク、記憶部アクセスの３動作は完全に分離され、並
行に処理される。
命令フェッチのアドレスが不連続となった場合ｃｏＭＰ
回路ではＡＤＢと、ＡＤＲＩとが等しくなくなる。その
結果、ＡＤＢ２の内容はＡＤＢ上のデータに書替えられ
る。その後、ＭＥＭＯＲＹアクセス、ＥＣＣＣ／Ｇ動作
、ＤＢＲ２，ＤＢＲＩＩセット後、Ｄ Ｂ上に出力され
、ＣＰＵ ＢＵＳに応答する。５ての時の動作を第５
図に示す。一般的には、アドレスの不連続がおきた時の
み、ＣＰ ｔＪ！３ Ｕ Ｓからのアクセス速度が落ち
るが、その次のアクセスからは、並列動作の効果が表わ
れる。
回路ではＡＤＢと、ＡＤＲＩとが等しくなくなる。その
結果、ＡＤＢ２の内容はＡＤＢ上のデータに書替えられ
る。その後、ＭＥＭＯＲＹアクセス、ＥＣＣＣ／Ｇ動作
、ＤＢＲ２，ＤＢＲＩＩセット後、Ｄ Ｂ上に出力され
、ＣＰＵ ＢＵＳに応答する。５ての時の動作を第５
図に示す。一般的には、アドレスの不連続がおきた時の
み、ＣＰ ｔＪ！３ Ｕ Ｓからのアクセス速度が落ち
るが、その次のアクセスからは、並列動作の効果が表わ
れる。
一方、ＦＣ，Ｗの信号によって、命令フェッチ以外のメ
モリアクセスである場合じは、ＡＤＲ２の書替を行なわ
ず、アト１ノス情報はＡ Ｄ Ｂ ｌの情報を用い、読
出すデータは、Ｄ Ｂ ＲＪ、 ２を経由して、ＤＢｉ
二に出力する。書込めの場合はＤ Ｂ Ｒ３を通して、
ＥＣＣＣ／Ｇ、ＭＥＭＯＲＹ書込みを行な−）。
モリアクセスである場合じは、ＡＤＲ２の書替を行なわ
ず、アト１ノス情報はＡ Ｄ Ｂ ｌの情報を用い、読
出すデータは、Ｄ Ｂ ＲＪ、 ２を経由して、ＤＢｉ
二に出力する。書込めの場合はＤ Ｂ Ｒ３を通して、
ＥＣＣＣ／Ｇ、ＭＥＭＯＲＹ書込みを行な−）。
こうすることによって、命令フェッチのみを並列処理す
る二とによりＣＩ） ｔＪからのアクセスに対する応答
速度を一ヒげることが出来ると共に、オペラン１くアク
セスによる並列処理の中断を防いでいる。命令フェッチ
のみを並列処理する理由を考えると次のことが言える。
る二とによりＣＩ） ｔＪからのアクセスに対する応答
速度を一ヒげることが出来ると共に、オペラン１くアク
セスによる並列処理の中断を防いでいる。命令フェッチ
のみを並列処理する理由を考えると次のことが言える。
ａ、命令は、ジャンプ、サブルーチンコール等がなＬｊ
ればシーケンシャルに配置される。
ればシーケンシャルに配置される。
従って通常の動作では連続アト１７スのアクセスが継続
される。
される。
ｂ 、オペランドアクセスは一命令に１回あるとぢえて
よく、オペランドアクセスを除外【１．ないと並列処理
は一命令実行毎に中断され並列処理の意味を持たない、
１ 次に、第３図に示す例を考えるど、前記例どの相異は読
出し用パイプライン処理のルー１−が２つになっている
ことである。こうすることによって得られるメリットを
考えてみる、１ 第２のパイプライン処理ルーＩ−（ΔＤ Ｒ１２。
よく、オペランドアクセスを除外【１．ないと並列処理
は一命令実行毎に中断され並列処理の意味を持たない、
１ 次に、第３図に示す例を考えるど、前記例どの相異は読
出し用パイプライン処理のルー１−が２つになっている
ことである。こうすることによって得られるメリットを
考えてみる、１ 第２のパイプライン処理ルーＩ−（ΔＤ Ｒ１２。
ＡＤＲ２２，ＤＢＲ］、、２．ＤＢＲ２２等で構成され
ているが）、をオペランド用として使う。第１のパイプ
ライン処理ルートは前例同様、命令フェッチ用に使う。
ているが）、をオペランド用として使う。第１のパイプ
ライン処理ルートは前例同様、命令フェッチ用に使う。
サブルーチンを使う場合、割込処理を行なう場合、ＣＰ
Ｕ内部に持つ多数のレジスタがメモリに退避される。
Ｕ内部に持つ多数のレジスタがメモリに退避される。
従ってサブルーチンから戻る場合、割込処理を完了する
場合は逆に多数の１ノジスタを復帰させなければならな
い。通常１ノジスタ退避は連続アドレスに対して行なわ
れるので、第３図の構成は、コンピュータ全体どしての
処理能力の向」二に大きく寄与する。さらに、全般のプ
ログラムの作成法が構造化プログラミングの方法を採っ
ており、ザブルーチンを多用化すること、およびリアル
タイム処理では頻繁に割込みが発生することからも、第
３図の構成のメリツＩ・大である。
場合は逆に多数の１ノジスタを復帰させなければならな
い。通常１ノジスタ退避は連続アドレスに対して行なわ
れるので、第３図の構成は、コンピュータ全体どしての
処理能力の向」二に大きく寄与する。さらに、全般のプ
ログラムの作成法が構造化プログラミングの方法を採っ
ており、ザブルーチンを多用化すること、およびリアル
タイム処理では頻繁に割込みが発生することからも、第
３図の構成のメリツＩ・大である。
［発明の効果〕
本発明によれば、命令フェッチ時のメモリアクセス速度
を向上させることが出来るので、コンピュータの処理能
力を向上させることができる。
を向上させることが出来るので、コンピュータの処理能
力を向上させることができる。
第１図は本発明の実施例を示す図、第２図は本発明の基
本構成を示ず図、第３図は本発明の応用例を示す図、第
４図は並列処理の動作説明図、第５図は不連続アト！ノ
スアクセスの場合の動作例を丞す図、第６図はメモリ構
成の概念図、第７図はメモリの読出し動作図、第８図は
メモリの書込み動作図である。 １・ＣＰ ＴＪ Ｂ Ｔ、ＪＳ、２・・記憶部、３・
エラーチエツク／ジェネレート回路、４・・バッファレ
ジスタ、５・・・バッファレジスタ、６・・・アドレス
比較回路、７ ・アドレスレジスタ、８・アドレスカウ
ンタ、９ ・書込み用バッファ。
本構成を示ず図、第３図は本発明の応用例を示す図、第
４図は並列処理の動作説明図、第５図は不連続アト！ノ
スアクセスの場合の動作例を丞す図、第６図はメモリ構
成の概念図、第７図はメモリの読出し動作図、第８図は
メモリの書込み動作図である。 １・ＣＰ ＴＪ Ｂ Ｔ、ＪＳ、２・・記憶部、３・
エラーチエツク／ジェネレート回路、４・・バッファレ
ジスタ、５・・・バッファレジスタ、６・・・アドレス
比較回路、７ ・アドレスレジスタ、８・アドレスカウ
ンタ、９ ・書込み用バッファ。
Claims (1)
- 【特許請求の範囲】 １、計測制御等のリアルタイム処理を目的とするコンピ
ュータ用メモリにおいて、バス応答動作、エラーチェッ
ク動作、記憶部アクセス動作等の複数の動作ステージに
分け、これらの動作を並列処理化することにより、メモ
リアクセス速度の高速化を行なうことを特徴とする高速
化メモリ。 ２、請求の範囲１のメモリにおいて、ＣＰＵとメモリと
の接続を行なうバス上に、メモリのアクセスモードを指
定する信号を付加し、アクセスモードに対応した並列処
理バスを設けることにより、並列処理が中断されること
を最少としたことを特徴とする高速化メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63276267A JPH02123442A (ja) | 1988-11-02 | 1988-11-02 | 高速化メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63276267A JPH02123442A (ja) | 1988-11-02 | 1988-11-02 | 高速化メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02123442A true JPH02123442A (ja) | 1990-05-10 |
Family
ID=17567057
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63276267A Pending JPH02123442A (ja) | 1988-11-02 | 1988-11-02 | 高速化メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02123442A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008016051A (ja) * | 2007-08-27 | 2008-01-24 | Renesas Technology Corp | 外部記憶装置およびそのメモリアクセス制御方法 |
| JP2008117419A (ja) * | 2007-12-21 | 2008-05-22 | Renesas Technology Corp | 外部記憶装置およびそのメモリアクセス制御方法 |
| JP2009110551A (ja) * | 2009-01-23 | 2009-05-21 | Solid State Storage Solutions Llc | 外部記憶装置およびそのメモリアクセス制御方法 |
| US7587642B2 (en) * | 2003-07-08 | 2009-09-08 | Texas Instruments Incorporated | System and method for performing concurrent mixed signal testing on a single processor |
| US7721165B2 (en) | 1995-07-14 | 2010-05-18 | Solid State Storage Solutions, Inc. | External storage device and memory access control method thereof |
| JP2013101641A (ja) * | 2012-12-21 | 2013-05-23 | Solid State Storage Solutions Inc | 外部記憶装置およびそのメモリアクセス制御方法 |
-
1988
- 1988-11-02 JP JP63276267A patent/JPH02123442A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7721165B2 (en) | 1995-07-14 | 2010-05-18 | Solid State Storage Solutions, Inc. | External storage device and memory access control method thereof |
| USRE45857E1 (en) | 1995-07-14 | 2016-01-19 | Solid State Storage Solutions, Inc | External storage device and memory access control method thereof |
| US7587642B2 (en) * | 2003-07-08 | 2009-09-08 | Texas Instruments Incorporated | System and method for performing concurrent mixed signal testing on a single processor |
| JP2008016051A (ja) * | 2007-08-27 | 2008-01-24 | Renesas Technology Corp | 外部記憶装置およびそのメモリアクセス制御方法 |
| JP2008117419A (ja) * | 2007-12-21 | 2008-05-22 | Renesas Technology Corp | 外部記憶装置およびそのメモリアクセス制御方法 |
| JP2009110551A (ja) * | 2009-01-23 | 2009-05-21 | Solid State Storage Solutions Llc | 外部記憶装置およびそのメモリアクセス制御方法 |
| JP2013101641A (ja) * | 2012-12-21 | 2013-05-23 | Solid State Storage Solutions Inc | 外部記憶装置およびそのメモリアクセス制御方法 |
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