JPH0248733A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPH0248733A JPH0248733A JP63199359A JP19935988A JPH0248733A JP H0248733 A JPH0248733 A JP H0248733A JP 63199359 A JP63199359 A JP 63199359A JP 19935988 A JP19935988 A JP 19935988A JP H0248733 A JPH0248733 A JP H0248733A
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- main memory
- buffer memory
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1668—Details of memory controller
- G06F13/1673—Details of memory controller using buffers
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/12—Replacement control
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、情報処理装置、特に、パイプライン制御方式
を採用した情報処理装置に関する。
を採用した情報処理装置に関する。
［従来の技術］
一般に、パイプライン制御方式とは、１つの命令の処理
を複数のステージに分割し、複数の命令を所定のサイク
ルずつずらして入力し、各ステージを複数命令について
並行動作させることにより命令当たりの平均実行時間を
短縮し、情報処理装置の高性能化を図る方式である。
を複数のステージに分割し、複数の命令を所定のサイク
ルずつずらして入力し、各ステージを複数命令について
並行動作させることにより命令当たりの平均実行時間を
短縮し、情報処理装置の高性能化を図る方式である。
このようなパイプライン制御方式の一例を第６図に示す
。この例ては、１つの命令の処理は、Ｄ、Ｍ、Ａ、Ｌ、
ＥおよびＷの６つのステージに分割されている。ここに
、Ｄは命令の解読ステージ、Ｍはオペランドの論理アド
レスを求めるための加算ステージ、Ａは算出されたオペ
ランドの論理アドレスを実アドレスへ変換するアドレス
変換ステージ、Ｌはバッファメモリからオペランドデー
タを読出す読出しステージ、Ｅは求められたオペランド
データな用いて演算を行う演算ステージ、Ｗは演算結果
をレジスタまたはメモリへ書込む格納ステージであり、
これらのステージが１サイクルピツチで実行されている
。
。この例ては、１つの命令の処理は、Ｄ、Ｍ、Ａ、Ｌ、
ＥおよびＷの６つのステージに分割されている。ここに
、Ｄは命令の解読ステージ、Ｍはオペランドの論理アド
レスを求めるための加算ステージ、Ａは算出されたオペ
ランドの論理アドレスを実アドレスへ変換するアドレス
変換ステージ、Ｌはバッファメモリからオペランドデー
タを読出す読出しステージ、Ｅは求められたオペランド
データな用いて演算を行う演算ステージ、Ｗは演算結果
をレジスタまたはメモリへ書込む格納ステージであり、
これらのステージが１サイクルピツチで実行されている
。
さて、第６図において、命令２がメモリの任意アドレス
、例えば、実アドレスａ番地にオペランドデータを格納
するストア命令であり、かつ命令３が同一のアドレスａ
番地の内容をオペランドアドレスとして読出す命令であ
る場合を考える。この場合において、命令３は命令２の
後に発行されているから、命令３が読出すオペランドデ
ータは、命令２で格納したオペランドデータであるべき
である。しかし、第６図のパイプライン制御において、
命令３のオペランドデータ読出しステージＬは命令２の
オペランドデータ格納ステージＷより前に処理されるた
め、命令３では、命令２による格納（更新）前のデータ
をオペランドデータとして読出してしまうという不都合
か生じる。このように、後続する命令のオペランドの先
取りが、先行する命令のメモリ格納より先に行われるこ
とは、一般にＯＳ Ｃ（Ｏｐｅｒａｎｄ ５ｔｏｒｅ
Ｃｏｎｆｌｉｃｔ）と呼ばれている。このｏＳＣに対処
するために、パイプライン制御方式を採用している情報
処理装置においては、ｏＳＣを検出する手段と、ｏＳＣ
が発生した際これに対処する処理機能が必須である。
、例えば、実アドレスａ番地にオペランドデータを格納
するストア命令であり、かつ命令３が同一のアドレスａ
番地の内容をオペランドアドレスとして読出す命令であ
る場合を考える。この場合において、命令３は命令２の
後に発行されているから、命令３が読出すオペランドデ
ータは、命令２で格納したオペランドデータであるべき
である。しかし、第６図のパイプライン制御において、
命令３のオペランドデータ読出しステージＬは命令２の
オペランドデータ格納ステージＷより前に処理されるた
め、命令３では、命令２による格納（更新）前のデータ
をオペランドデータとして読出してしまうという不都合
か生じる。このように、後続する命令のオペランドの先
取りが、先行する命令のメモリ格納より先に行われるこ
とは、一般にＯＳ Ｃ（Ｏｐｅｒａｎｄ ５ｔｏｒｅ
Ｃｏｎｆｌｉｃｔ）と呼ばれている。このｏＳＣに対処
するために、パイプライン制御方式を採用している情報
処理装置においては、ｏＳＣを検出する手段と、ｏＳＣ
が発生した際これに対処する処理機能が必須である。
従来の装置では、第２図に示すように、命令２がメモリ
格納を行う命令である場合には、ステージＡで求めたス
トアアドレスを一致検出用のストアアドレスレジスタに
登録しておき、命令２の後続命令３、命令４、命令５の
ステージＡにおいてオペランドアドレスを前記ストアア
ドレスレジスタの内容と比較し、もし一致が検出された
場合には、オペランドデータ読出しステージＬを命令２
のオペランドデータ格納ステージＷの完了まで待たせる
処理が行われた。この方式では、ｏＳＣが発生すると、
上記のごとく、後続の命令のオペランド読出しが遅延さ
せられるため、パイプラインが乱れ、情報処理装置の性
能が低下するという欠点がある。
格納を行う命令である場合には、ステージＡで求めたス
トアアドレスを一致検出用のストアアドレスレジスタに
登録しておき、命令２の後続命令３、命令４、命令５の
ステージＡにおいてオペランドアドレスを前記ストアア
ドレスレジスタの内容と比較し、もし一致が検出された
場合には、オペランドデータ読出しステージＬを命令２
のオペランドデータ格納ステージＷの完了まで待たせる
処理が行われた。この方式では、ｏＳＣが発生すると、
上記のごとく、後続の命令のオペランド読出しが遅延さ
せられるため、パイプラインが乱れ、情報処理装置の性
能が低下するという欠点がある。
この欠点を除去するため、従来から各種のバイパス方式
が提案されている０例えば、特公昭６１〜８４５３号公
報等に記載されているような技術か知られている。これ
は、メモリ格納を行う命令を処理する際、オペランドア
ドレスをストアアドレスレジスタに登録するだけでなく
、オペランドデータもストアバッファレジスタに登録し
ておき、後続の命令のオペランド読出しアドレスを前記
ストアアドレスと比較して両アドレスか一致した場合。
が提案されている０例えば、特公昭６１〜８４５３号公
報等に記載されているような技術か知られている。これ
は、メモリ格納を行う命令を処理する際、オペランドア
ドレスをストアアドレスレジスタに登録するだけでなく
、オペランドデータもストアバッファレジスタに登録し
ておき、後続の命令のオペランド読出しアドレスを前記
ストアアドレスと比較して両アドレスか一致した場合。
オペランドデータの読出しをバッファメモリからではな
く、前記ストアバッファレジスタから行うように制御す
ることにより、オペランド読出し待ちを排除し、性能低
下を防ぐ方式である。
く、前記ストアバッファレジスタから行うように制御す
ることにより、オペランド読出し待ちを排除し、性能低
下を防ぐ方式である。
【発明が解決しようとする課題Ｊ
上記従来技術では、Ｏ２０による性能低下を防ぐために
、ストアバッファレジスタ等のバイパス制御論理を必要
とし、またＯ２０の検出も行う必要かあるため、ストア
アドレスレジスタ、アドレス比較回路等も必要となり、
ハードウェア量か増大するという問題があった。
、ストアバッファレジスタ等のバイパス制御論理を必要
とし、またＯ２０の検出も行う必要かあるため、ストア
アドレスレジスタ、アドレス比較回路等も必要となり、
ハードウェア量か増大するという問題があった。
本発明の目的は、パイプライン制御方式の情報処理装置
において、メモリ格納を行う命令の処理ステージを、Ｏ
２０を発生しないように制御することにより、Ｏ８Ｃ検
出論理およびＯ５Ｃ対処制御論理を不要とし、ハードウ
ェア量を激減させることにある。
において、メモリ格納を行う命令の処理ステージを、Ｏ
２０を発生しないように制御することにより、Ｏ８Ｃ検
出論理およびＯ５Ｃ対処制御論理を不要とし、ハードウ
ェア量を激減させることにある。
［課題を解決するための手段］
本発明による情報処理装置は、主記憶メモリと、主記憶
メモリの一部の写しを保持するバッファメモリとを有す
るパイプライン制御方式の情報処理装置において、主記
憶メモリの情報を更新する更新命令の命令処理に際し、
更新命令に先行する命令の処理完了前に更新命令の命令
処理のうちバッファメモリの情報更新動作を行うよう制
御する制御手段を設けたことを特徴とするものである。
メモリの一部の写しを保持するバッファメモリとを有す
るパイプライン制御方式の情報処理装置において、主記
憶メモリの情報を更新する更新命令の命令処理に際し、
更新命令に先行する命令の処理完了前に更新命令の命令
処理のうちバッファメモリの情報更新動作を行うよう制
御する制御手段を設けたことを特徴とするものである。
本発明による情報処理装置は、他の見地によれば、主記
憶メモリと、主記憶メモリの一部の写しを保持するバッ
ファメモリとを有するパイプライン制御方式の情報処理
装置において、主記憶メモリの情報を更新する更新命令
の命令処理に際し、更新命令に続く命令のオペランド読
出し動作の前に、更新命令の命令処理のうちバッファメ
モリの情報更新動作を行うよう制御する制御手段を設け
たことを特徴とするものである。
憶メモリと、主記憶メモリの一部の写しを保持するバッ
ファメモリとを有するパイプライン制御方式の情報処理
装置において、主記憶メモリの情報を更新する更新命令
の命令処理に際し、更新命令に続く命令のオペランド読
出し動作の前に、更新命令の命令処理のうちバッファメ
モリの情報更新動作を行うよう制御する制御手段を設け
たことを特徴とするものである。
本発明の情報処理装置は、更に他の見地によれば、主記
憶メモリと、主記憶メモリの一部の写しを保持するバッ
ファメモリとを有するパイプライン制御方式の情報処理
装置において、主記憶メモリの情報を更新する更新命令
の命令処理に際し、更新命令に先行する命令の処理完了
前に、かつ、更新命令に続く命令のオペランド読出し動
作の前に、更新命令の命令処理のうちバッファメモリの
情報更新動作を行うよう制御する制御手段を設けたこと
を特徴とするものである。
憶メモリと、主記憶メモリの一部の写しを保持するバッ
ファメモリとを有するパイプライン制御方式の情報処理
装置において、主記憶メモリの情報を更新する更新命令
の命令処理に際し、更新命令に先行する命令の処理完了
前に、かつ、更新命令に続く命令のオペランド読出し動
作の前に、更新命令の命令処理のうちバッファメモリの
情報更新動作を行うよう制御する制御手段を設けたこと
を特徴とするものである。
好ましくは、上記制御手段は、更新命令による主記憶メ
モリの情報更新動作を、先行する命令の処理完了後に行
うよう制御する。
モリの情報更新動作を、先行する命令の処理完了後に行
うよう制御する。
本発明の情報処理装置は、別の見地によれば、主記憶メ
モリと、主記憶メモリの一部の写しを保持するバッファ
メモリとを有するパイプライン制御方式の情報処理装置
において、主記憶メモリにデータを格納するストア命令
の命令処理に際し、パイプライン制御の複数のステージ
のうちオペランド読出しステージで、バッファメモリへ
のデータの格納動作を行うよう制御する制御手段を設け
たことを特徴とするものである。
モリと、主記憶メモリの一部の写しを保持するバッファ
メモリとを有するパイプライン制御方式の情報処理装置
において、主記憶メモリにデータを格納するストア命令
の命令処理に際し、パイプライン制御の複数のステージ
のうちオペランド読出しステージで、バッファメモリへ
のデータの格納動作を行うよう制御する制御手段を設け
たことを特徴とするものである。
この場合、好ましくは、上記制御手段は、主記憶メモリ
へのデータの格納動作を最終ステージに行うよう制御す
る。
へのデータの格納動作を最終ステージに行うよう制御す
る。
上記情報処理装置において、更に、更新命令またはスト
ア命令による上記バッファメモリの更新動作後に、当該
命令が中断された場合、該中断を検出する検出手段と、
バッファメモリ内の更新された情報を無効化する手段と
を設けることか望ましい。
ア命令による上記バッファメモリの更新動作後に、当該
命令が中断された場合、該中断を検出する検出手段と、
バッファメモリ内の更新された情報を無効化する手段と
を設けることか望ましい。
［作用］
主記憶メモリの一部の写しを保持するバッファメモリを
有し、かつパイプライン制御方式を採用した情報処理装
置においては、情報更新命令（以下、代表的なものとし
てストア命令という）では、割込み等の発生等を考慮し
て、バッファメモリへのデータ格納動作は先行する命令
の命令処理完了後に行われ、主記憶メ・そりへの同デー
タの格納もそれと同時または以降に実行されるのが原則
である。
有し、かつパイプライン制御方式を採用した情報処理装
置においては、情報更新命令（以下、代表的なものとし
てストア命令という）では、割込み等の発生等を考慮し
て、バッファメモリへのデータ格納動作は先行する命令
の命令処理完了後に行われ、主記憶メ・そりへの同デー
タの格納もそれと同時または以降に実行されるのが原則
である。
しかしながら１本発明者等は、ストア命令においてはオ
ペランドデータの読出しは行われず、かつオペランドデ
ータの演算も行われないという点に着目し、ストア命令
のメモリ格納動作のうちバッファメモリへの格納動作を
、当該ストア命令に先行する命令の命令処理完了を待た
ずに実行させることに想到した。このバッファメモリ格
納のためのステージとしては、ストア命令における空き
ステージであるオペランドデータ読出しステージが利用
できる。これによって、通常のパイプライン制御ではス
トア命令におけるバッファメモリへの格納動作は後続の
命令のオペランド読出しより先に行うことが可能となる
ので、Ｏ２０の発生自体が回避される。したがって、従
来技術のようなＯ２０の検出回路およびＯ２０の対処制
御回路は不要となり、ハードウェア量の大幅な削減が可
能となる。
ペランドデータの読出しは行われず、かつオペランドデ
ータの演算も行われないという点に着目し、ストア命令
のメモリ格納動作のうちバッファメモリへの格納動作を
、当該ストア命令に先行する命令の命令処理完了を待た
ずに実行させることに想到した。このバッファメモリ格
納のためのステージとしては、ストア命令における空き
ステージであるオペランドデータ読出しステージが利用
できる。これによって、通常のパイプライン制御ではス
トア命令におけるバッファメモリへの格納動作は後続の
命令のオペランド読出しより先に行うことが可能となる
ので、Ｏ２０の発生自体が回避される。したがって、従
来技術のようなＯ２０の検出回路およびＯ２０の対処制
御回路は不要となり、ハードウェア量の大幅な削減が可
能となる。
なお、先行命令の処理完了前にバッファメモリの情報更
新を行う弊害として、先行命令の実行中に割込み等が発
生し、ストア命令を実行しないこととなった場合にバッ
ファメモリの内容が命令動作と矛盾するという事態が生
じる。この弊害は。
新を行う弊害として、先行命令の実行中に割込み等が発
生し、ストア命令を実行しないこととなった場合にバッ
ファメモリの内容が命令動作と矛盾するという事態が生
じる。この弊害は。
ストア命令におけるバッファメモリ格納からストア命令
の完了までの間にストア命令のパイプラインが中断した
場合に、この中断を検出し、バッファメモリの情報のう
ち当該ストア命令によって格納された情報を無効化する
ことにより是正することがてきる。
の完了までの間にストア命令のパイプラインが中断した
場合に、この中断を検出し、バッファメモリの情報のう
ち当該ストア命令によって格納された情報を無効化する
ことにより是正することがてきる。
ストア命令パイプライン中断の検出は、割込みを検出す
る既存の手段により行う゛ことができ、また、バッファ
メモリの格納情報の無効化もバッファメモリの当該格納
情報の有効ビットをリセットする等の既存の手段により
対処できる。したがって、これらの処理によるハードウ
ェア量の増加は生じない。
る既存の手段により行う゛ことができ、また、バッファ
メモリの格納情報の無効化もバッファメモリの当該格納
情報の有効ビットをリセットする等の既存の手段により
対処できる。したがって、これらの処理によるハードウ
ェア量の増加は生じない。
また、ストア主記憶メモリへの格納動作については、従
来通り、ストア命令以前の命令が完了したストア命令パ
イプラインの最後のステージで処理するように制御すれ
ば、ストア命令パイプライン中断時に上記のような弊害
が生じることはない。
来通り、ストア命令以前の命令が完了したストア命令パ
イプラインの最後のステージで処理するように制御すれ
ば、ストア命令パイプライン中断時に上記のような弊害
が生じることはない。
［実施例Ｊ
以下、本発明の一実施例を詳細に説明する。
第３図に、本発明による情報処理装置の一実施例のブロ
ック図を示す。本実施例では、前述と同様、６つのステ
ージＤ、Ｍ、Ａ、Ｌ、ＥおよびＷからなるパイプライン
制御方式を採用した装置を例として説明する。
ック図を示す。本実施例では、前述と同様、６つのステ
ージＤ、Ｍ、Ａ、Ｌ、ＥおよびＷからなるパイプライン
制御方式を採用した装置を例として説明する。
第３図では、パイプラインの各ステージの流れに対応し
て各ブロックを示している。第３図の情報処理装置は、
命令コードを格納する命令レジスタ１、命令を解読する
デコーダストレージ２、命令解読結果を保持するデコー
ダデータレジスタ３、このレジスタ３の内容にしたがっ
て装置全体の制御を行う制御部４、汎用レジスタ５、論
理アドレスを算出するアドレス演算回路６、算出された
論理アドレスが保持される論理アドレスレジスタ７、論
理アドレスを実アドレスに対応付けるＴ Ｌ Ｂ （Ｔ
ｒａｎｓｌａｔｉｏｎ Ｌｏｏｋａｓｉｄｅ Ｂｕｆｆ
ｅｒ）８ 、実アドレスを保持する実アドレスレジスタ
９、主記憶メモリ１４．この主記憶メモリ１４の一部の
写しを保持し実アドレスレジスタ９により指定されるバ
ッファメモリ（キャッシュメモリ）１０、このバッファ
メモリｌＯの出力を一時保持するワークレジスタ１１．
このワークレジスタ１１および汎用レジスタ５の再出力
を演算する演算器１２、この演算器１２の出力を一時保
持し主記憶メモリ１４への格納に供する出力レジスタ１
３１本発明によるストア命令のストアアドレスを保持す
るストアアドレスレジスタ１５、およびストア命令のス
テージ中断を検出するステージ中断検出手段１６からな
る。
て各ブロックを示している。第３図の情報処理装置は、
命令コードを格納する命令レジスタ１、命令を解読する
デコーダストレージ２、命令解読結果を保持するデコー
ダデータレジスタ３、このレジスタ３の内容にしたがっ
て装置全体の制御を行う制御部４、汎用レジスタ５、論
理アドレスを算出するアドレス演算回路６、算出された
論理アドレスが保持される論理アドレスレジスタ７、論
理アドレスを実アドレスに対応付けるＴ Ｌ Ｂ （Ｔ
ｒａｎｓｌａｔｉｏｎ Ｌｏｏｋａｓｉｄｅ Ｂｕｆｆ
ｅｒ）８ 、実アドレスを保持する実アドレスレジスタ
９、主記憶メモリ１４．この主記憶メモリ１４の一部の
写しを保持し実アドレスレジスタ９により指定されるバ
ッファメモリ（キャッシュメモリ）１０、このバッファ
メモリｌＯの出力を一時保持するワークレジスタ１１．
このワークレジスタ１１および汎用レジスタ５の再出力
を演算する演算器１２、この演算器１２の出力を一時保
持し主記憶メモリ１４への格納に供する出力レジスタ１
３１本発明によるストア命令のストアアドレスを保持す
るストアアドレスレジスタ１５、およびストア命令のス
テージ中断を検出するステージ中断検出手段１６からな
る。
以下、第３図の情報処理装置におけるストア命令のバイ
ブライン想理手順について説明する。
ブライン想理手順について説明する。
まず、実行されるべきストア命令は命令レジスタ１に読
出され、Ｄステージにおいて、デコーダストレージ２を
参照することにより命令の種類等を解読する。この解読
した結果はデコーダデータレジスタ３に格納され、この
内容に応じて制御部４により以降のステージ制御が行わ
れる。
出され、Ｄステージにおいて、デコーダストレージ２を
参照することにより命令の種類等を解読する。この解読
した結果はデコーダデータレジスタ３に格納され、この
内容に応じて制御部４により以降のステージ制御が行わ
れる。
次のＭステージでは、アドレス演算回路６により、論理
アドレスが論理アドレスレジスタ７に求まる。
アドレスが論理アドレスレジスタ７に求まる。
さらに、次にＡステージではＴＬＢ８を参照することに
より実アドレスが実アドレスレジスタ９に求まる。ＴＬ
Ｂ８に変換すべき論理アドレスが登録されていない場合
には１周知のアドレス変換手段（図示せず）により対応
する実アドレスが求められる。
より実アドレスが実アドレスレジスタ９に求まる。ＴＬ
Ｂ８に変換すべき論理アドレスが登録されていない場合
には１周知のアドレス変換手段（図示せず）により対応
する実アドレスが求められる。
さて、次のしステージは、通常の命令であれば実アドレ
スレジスタ９によりバッファメモリ１０をアクセスして
オペランドデータを読出すサイクルであるが、ストア命
令の場合は、制御部４の制御により実アドレスレジスタ
９の指定するバッファメモリ１０のアドレス位置に、汎
用レジスタ５からストアデータな格納する。同時に、こ
の後の割込み等によるストア命令中断時の処理（後述）
に備えて、実アドレスレジスタ９の実アドレスを、スト
アアドレスレジスタ１５に格納しておく。
スレジスタ９によりバッファメモリ１０をアクセスして
オペランドデータを読出すサイクルであるが、ストア命
令の場合は、制御部４の制御により実アドレスレジスタ
９の指定するバッファメモリ１０のアドレス位置に、汎
用レジスタ５からストアデータな格納する。同時に、こ
の後の割込み等によるストア命令中断時の処理（後述）
に備えて、実アドレスレジスタ９の実アドレスを、スト
アアドレスレジスタ１５に格納しておく。
続くＥステージは、命令の種類により、バッファメモリ
１０から読出したオペランドデータを格納しているワー
クレジスタ１１と汎用レジスタ５の両内容の演算を演算
器１２が実行し出力レジスタ１３へ出力するステージで
あるが、ストア命令の場合には、ワークレジスタ１１は
使用されず、汎用レジスタ５の値が演算器１２を通過し
て出力レジスタ１３へ格納される。
１０から読出したオペランドデータを格納しているワー
クレジスタ１１と汎用レジスタ５の両内容の演算を演算
器１２が実行し出力レジスタ１３へ出力するステージで
あるが、ストア命令の場合には、ワークレジスタ１１は
使用されず、汎用レジスタ５の値が演算器１２を通過し
て出力レジスタ１３へ格納される。
最後のＷステージは、演算結果の格納ステージであり、
出力レジスタ１３の内容が主記憶メモリ１４へ格納され
る。
出力レジスタ１３の内容が主記憶メモリ１４へ格納され
る。
以上、第３図の情報処理装置におけるストア命令の処理
ステージについて説明したが、この処理ステージのタイ
ミングチャートを第４図に示す。
ステージについて説明したが、この処理ステージのタイ
ミングチャートを第４図に示す。
この図から分かるように、本実施例では、ストア命令に
おいて空きステージであるしステージにおいてバッファ
メモリｌＯへの格納動作を行っている。主記憶メモリ１
４への格納動作は従来どおりＷステージで行っている。
おいて空きステージであるしステージにおいてバッファ
メモリｌＯへの格納動作を行っている。主記憶メモリ１
４への格納動作は従来どおりＷステージで行っている。
また、ＥステージおよびＷステージの間、ストアアドレ
スレジスタ１５にはストアアドレスが保持されている。
スレジスタ１５にはストアアドレスが保持されている。
第１図に、本発明を採用した場合のパイプライン処理の
様子を示す、第６図および第２図の場合と同様、命令２
はストア命令であり、命令３が命令２のストアデータを
オペランドデータとして読出す命令であるとする。前述
したように、ストア命令である命令２では、そのステー
ジＬ（Ｗ’）でバッファメモリ１０へのデータ格納が実
行される。命令３のオペランドデータ読出しステージＬ
は命令２のステージＬより時間的に後にあるので、命令
３ではバッファメモリ１０から命令２による更新後のデ
ータをオペランドデータとして読出すことができる。し
たがって、後続の命令のオペランド読出しを遅延させる
必要がないので、第２図のように、パイプライン処理に
乱れが生じることはない。
様子を示す、第６図および第２図の場合と同様、命令２
はストア命令であり、命令３が命令２のストアデータを
オペランドデータとして読出す命令であるとする。前述
したように、ストア命令である命令２では、そのステー
ジＬ（Ｗ’）でバッファメモリ１０へのデータ格納が実
行される。命令３のオペランドデータ読出しステージＬ
は命令２のステージＬより時間的に後にあるので、命令
３ではバッファメモリ１０から命令２による更新後のデ
ータをオペランドデータとして読出すことができる。し
たがって、後続の命令のオペランド読出しを遅延させる
必要がないので、第２図のように、パイプライン処理に
乱れが生じることはない。
次に、第５図のタイミングチャートを参照して、ストア
命令処理ステージのうちバッファメモリ格納ステージＷ
′（即ち、本来のステージＬ）以降に、このストア命令
に先行する命令の処理結果による割込み等によってスト
ア命令処理ステージの中断が発生した場合について説明
する。
命令処理ステージのうちバッファメモリ格納ステージＷ
′（即ち、本来のステージＬ）以降に、このストア命令
に先行する命令の処理結果による割込み等によってスト
ア命令処理ステージの中断が発生した場合について説明
する。
前述したように、このような場合には、ストア命令によ
るメモリ更新が実行されるべきでないのにバッファメモ
リの更新が行われるという事態が生じる。そこで、本実
施例では、次のように対処する。
るメモリ更新が実行されるべきでないのにバッファメモ
リの更新が行われるという事態が生じる。そこで、本実
施例では、次のように対処する。
ストア命令のＷ′ステージ以降の中断は、Ｗ′ステージ
終了後とＥステージ終了後の二つの場合が考えられるが
、ここではＷ′ステージ終了後に割込み発生により中断
した場合を想定する０割込みが発生すると、ステージ中
断検出手段１６はステージが中断されたことを検出し、
制御部４の制御により、ストアアドレスレジスタ１５に
先に格納されているアドレスにしたがってバッファメモ
リｌＯの当該データの有効ビットなＯにする等により無
効化する。これによって、ストア命令によるバッファメ
モリｌＯへ格納されたデータは無効化される。なお、Ｅ
ステージ終了後に中断された場合も同様に処理される。
終了後とＥステージ終了後の二つの場合が考えられるが
、ここではＷ′ステージ終了後に割込み発生により中断
した場合を想定する０割込みが発生すると、ステージ中
断検出手段１６はステージが中断されたことを検出し、
制御部４の制御により、ストアアドレスレジスタ１５に
先に格納されているアドレスにしたがってバッファメモ
リｌＯの当該データの有効ビットなＯにする等により無
効化する。これによって、ストア命令によるバッファメ
モリｌＯへ格納されたデータは無効化される。なお、Ｅ
ステージ終了後に中断された場合も同様に処理される。
以上、本発明の好適な実施例について説明したが、本発
明はこれに限定されるものではなく、本発明の要旨を逸
脱することなく種々の変形、変更を行うことが可能であ
る０例えば、パイプラインのステージの種類および数は
、上記のものに限らない、また、ストア命令におけるバ
ッファメモリへのデータ格納は、Ｌステージを利用した
が、後続の命令のオペランドデータ読出しより前の時点
で実行できるならば、Ｌステージ以外のステージを利用
するようにしてもよい。
明はこれに限定されるものではなく、本発明の要旨を逸
脱することなく種々の変形、変更を行うことが可能であ
る０例えば、パイプラインのステージの種類および数は
、上記のものに限らない、また、ストア命令におけるバ
ッファメモリへのデータ格納は、Ｌステージを利用した
が、後続の命令のオペランドデータ読出しより前の時点
で実行できるならば、Ｌステージ以外のステージを利用
するようにしてもよい。
〔発明の効果］
以上説明したように、本発明によれば、パイプライン制
御方式の情報処理装置において、情報更新命令によるＯ
２０の発生を防止できるので、Ｏ２０の検出回路および
Ｏ８Ｃ発生後の対処回路が不要となり、ハードウェア量
を大幅に削減できる。情報更新命令の処理ステージ中断
によるバッファメモリの内容の矛盾は、バッファメモリ
の当該更新内容を無効化することにより解決可能である
。
御方式の情報処理装置において、情報更新命令によるＯ
２０の発生を防止できるので、Ｏ２０の検出回路および
Ｏ８Ｃ発生後の対処回路が不要となり、ハードウェア量
を大幅に削減できる。情報更新命令の処理ステージ中断
によるバッファメモリの内容の矛盾は、バッファメモリ
の当該更新内容を無効化することにより解決可能である
。
第１図は本発明によるパイプライン処理の説明図、第２
図は従来技術によるＯ８Ｃ発生時のパイプライン処理の
ステージ図、第３図は本発明による情報処理装置の一実
施例を示すブロック図、第４図は第３図装置の動作を示
すタイミングチャート、第５図はステージ中断が発生し
たときの第３図装置の動作を示すタイミングチャート、
第６図は一般のパイプライン処理の説明図である。 １・・・命令レジスタ、２・・・デコーダストレージ、
３・・・デコーダデータレジスタ、４・・・制御部、５
・・・汎用レジスタ、６・・・アドレス演算回路、７・
・・論理アドレスレジスタ、８・−Ｔ Ｌ Ｂ、９・・
・実アドレスレジスタ、１０・・・バッファメモリ、１
１・・・ワークレジスタ、１２・・・演算器、１３−・
・出力レジスタ、１４−・・主記憶メモリ、１５・・・
ストアアドレスレジスタ′、１６・・・ステージ中断検
出手段
図は従来技術によるＯ８Ｃ発生時のパイプライン処理の
ステージ図、第３図は本発明による情報処理装置の一実
施例を示すブロック図、第４図は第３図装置の動作を示
すタイミングチャート、第５図はステージ中断が発生し
たときの第３図装置の動作を示すタイミングチャート、
第６図は一般のパイプライン処理の説明図である。 １・・・命令レジスタ、２・・・デコーダストレージ、
３・・・デコーダデータレジスタ、４・・・制御部、５
・・・汎用レジスタ、６・・・アドレス演算回路、７・
・・論理アドレスレジスタ、８・−Ｔ Ｌ Ｂ、９・・
・実アドレスレジスタ、１０・・・バッファメモリ、１
１・・・ワークレジスタ、１２・・・演算器、１３−・
・出力レジスタ、１４−・・主記憶メモリ、１５・・・
ストアアドレスレジスタ′、１６・・・ステージ中断検
出手段
Claims (1)
- 【特許請求の範囲】 １、主記憶メモリと、該主記憶メモリの一部の写しを保
持するバッファメモリとを有するパイプライン制御方式
の情報処理装置において、 上記主記憶メモリの情報を更新する更新命令の命令処理
に際し、該更新命令に先行する命令の処理完了前に上記
更新命令の命令処理のうち上記バッファメモリの情報更
新動作を行うよう制御する制御手段を設けたことを特徴
とする情報処理装置。 ２、主記憶メモリと、該主記憶メモリの一部の写しを保
持するバッファメモリとを有するパイプライン制御方式
の情報処理装置において、 上記主記憶メモリの情報を更新する更新命令の命令処理
に際し、該更新命令に続く命令のオペランド読出し動作
の前に、上記更新命令の命令処理のうち上記バッファメ
モリの情報更新動作を行うよう制御する制御手段を設け
たことを特徴とする情報処理装置。 ３、主記憶メモリと、該主記憶メモリの一部の写しを保
持するバッファメモリとを有するパイプライン制御方式
の情報処理装置において、 上記主記憶メモリの情報を更新する更新命令の命令処理
に際し、該更新命令に先行する命令の処理完了前に、か
つ、上記更新命令に続く命令のオペランド読出し動作の
前に、上記更新命令の命令処理のうち上記バッファメモ
リの情報更新動作を行うよう制御する制御手段を設けた
ことを特徴とする情報処理装置。 ４、上記制御手段は、上記更新命令による上記主記憶メ
モリの情報更新動作を、上記先行する命令の処理完了後
に行うよう制御することを特徴とする請求項１または３
記載の情報処理装置。 ５、主記憶メモリと、該主記憶メモリの一部の写しを保
持するバッファメモリとを有するパイプライン制御方式
の情報処理装置において、 上記主記憶メモリにデータを格納するストア命令の命令
処理に際し、パイプライン制御の複数のステージのうち
オペランドデータ読出しステージで、上記バッファメモ
リへのデータの格納動作を行うよう制御する制御手段を
設けたことを特徴とする情報処理装置。 ６、上記制御手段は、上記主記憶メモリへのデータの格
納動作を最終ステージに行うよう制御することを特徴と
する請求項５記載の情報処理装置。 ７、請求項１、２、３または５に記載の情報処理装置に
おいて、更に、上記更新命令または上記ストア命令によ
る上記バッファメモリの更新動作後に、当該命令が中断
された場合、該中断を検出する検出手段と、上記バッフ
ァメモリ内の更新された情報を無効化する手段とを設け
たことを特徴とする情報処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63199359A JP2783285B2 (ja) | 1988-08-10 | 1988-08-10 | 情報処理装置 |
| KR1019890011221A KR950000088B1 (ko) | 1988-08-10 | 1989-08-07 | 데이터처리시스템 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63199359A JP2783285B2 (ja) | 1988-08-10 | 1988-08-10 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0248733A true JPH0248733A (ja) | 1990-02-19 |
| JP2783285B2 JP2783285B2 (ja) | 1998-08-06 |
Family
ID=16406451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63199359A Expired - Fee Related JP2783285B2 (ja) | 1988-08-10 | 1988-08-10 | 情報処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2783285B2 (ja) |
| KR (1) | KR950000088B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6807624B1 (en) | 1998-12-17 | 2004-10-19 | Fujitsu Limited | Instruction control device and method therefor |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8122193B2 (en) | 2004-12-21 | 2012-02-21 | Samsung Electronics Co., Ltd. | Storage device and user device including the same |
| KR100578143B1 (ko) | 2004-12-21 | 2006-05-10 | 삼성전자주식회사 | 버퍼 메모리에 저장된 데이터를 무효화시키는 스킴을 갖는저장 시스템 및 그것을 포함한 컴퓨팅 시스템 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63136138A (ja) * | 1986-11-28 | 1988-06-08 | Hitachi Ltd | 情報処理装置 |
-
1988
- 1988-08-10 JP JP63199359A patent/JP2783285B2/ja not_active Expired - Fee Related
-
1989
- 1989-08-07 KR KR1019890011221A patent/KR950000088B1/ko not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63136138A (ja) * | 1986-11-28 | 1988-06-08 | Hitachi Ltd | 情報処理装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6807624B1 (en) | 1998-12-17 | 2004-10-19 | Fujitsu Limited | Instruction control device and method therefor |
| US7127591B2 (en) | 1998-12-17 | 2006-10-24 | Fujitsu Limited | Instruction control device and method therefor |
| US7275146B2 (en) | 1998-12-17 | 2007-09-25 | Fujitsu Limited | Instruction control device and method therefor |
| US7313674B2 (en) | 1998-12-17 | 2007-12-25 | Fujitsu Limited | Instruction control device and method therefor |
Also Published As
| Publication number | Publication date |
|---|---|
| KR900003744A (ko) | 1990-03-27 |
| KR950000088B1 (ko) | 1995-01-09 |
| JP2783285B2 (ja) | 1998-08-06 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |