JPH0212418B2 - - Google Patents

Description

【発明の詳細な説明】 発明の技術分野 本発明は、受信サンプル数と送信サンプル数と
の比較処理を行う場合のサンプル数処理回路に関
するものである。

従来技術と問題点 画像信号を符号化して伝送する場合に、帯域圧
縮の為に、差分符号化方式が採用されている。又
その差分に応じてビツト長を変化させ、そのパタ
ーンを差分に対応させた可変長符号化方式が採用
されている。この可変長符号化方式は、一定速度
で可変長符号が伝送されるので、受信側では、可
変長符号の各先頭を見付けて復号する必要があ
る。又送信側に於ては、１走査線毎に同期信号と
して、特殊符号、例えば最初と最後が“１”で他
は“０”の合計12ビツト構成のユニークワードと
称される符号を挿入すると共に、その同期信号間
のサンプル数情報及び量子化特性を示すモード情
報を付加して送出するものである。受信側に於て
は、同期信号及びサンプル数情報を検出し、可変
長符号の先頭を識別しながらサンプル数をカウン
トし、このカウント値と送信サンプル数とを比較
し、比較一致であれば、受信先では正しく可変長
符号を固定長符号に変換することができたと判定
し、比較不一致であれば、可変長符号の識別に誤
りがあつたと判定し、同期を保つ為に送信サンプ
ル数と受信サンプル数とが一致するように処理す
るものである。

第１図は可変長符号の復号回路の要部のブロツ
ク図であり、１は受信した可変長符号を蓄積する
バツフアメモリ、２は同期信号としてのユニーク
ワードの検出回路、３はフリツプフロツプ回路、
４はセレクタ、５は可変長符号を識別する符号変
換回路、６は受信サンプル数を処理するサンプル
数処理回路、７は送信サンプル数を処理するサン
プル数処理回路、８は比較回路である。受信した
可変長符号はバツフアメモリ１に一旦蓄積され、
例えば８ビツト並列に読出され、検出回路２、フ
リツプフロツプ回路３及びセレクタ４に加えられ
る。

セレクタ４にはバツフアメモリからの８ビツト
とフリツプフロツプ回路３からの８ビツトとの合
計16ビツトが加えられ、符号変換回路５には既に
識別された可変長符号のビツト数分を除いて、次
に識別すべき可変長符号の先頭位置からのビツト
がセレクタ４で選択されて符号変換回路５に加え
られる。又検出回路２は12ビツト構成のユニーク
ワードを検出するものであり、バツフアメモリ１
からの８ビツトづつのデータを少なくとも19ビツ
ト分順次蓄積して、その中に含まれるユニークワ
ードを検出するものである。このユニークワード
の次に送信サンプル数情報及びモード情報が伝送
されるので、符号変換回路５ではユニークワード
検出によりその次の送信サンプル数情報を検出し
てサンプル数処理回路７に加える。この送信サン
プル数情報は、例えば500程度のサンプル数を４
ビツトに符号化しているものであるから、サンプ
ル数処理回路７では、リードオンメモリ等を用い
てサンプル数に変換する。

又ユニークワードの検出後の符号変換回路５に
於けるサンプル数をサンプル数処理回路６でカウ
ントして受信サンプル数を求め、比較回路８で受
信サンプル数と送信サンプル数とを比較し、比較
一致の場合は、サンプル数処理回路６，７は次の
サンプル数についての処理を行うことになり、不
一致の場合は、次のサンプル数を前回のサンプル
数に加算する処理を行つて、２走査線分について
の比較を比較回路８で行うものである。

第２図は符号変換回路５及び検出回路２の動作
の一例の説明図であり、×印を３ビツト構成の可
変長符号、・印を４ビツト構成の送信サンプル数
情報、△印を４ビツト構成のモード情報、◎印を
２ビツト構成の可変長符号、○印を６ビツト構成
の可変長符号として説明するもので、(a)では２ビ
ツト構成の可変長符号◎が先頭にあつて、セレク
タ４はこの可変長符号を含む８ビツトを符号変換
回路５に加えることになる。この８ビツトの先頭
から２ビツトの可変長符号を符号変換回路５で識
別し、そのビツト長情報をセレクタ４に加えるこ
とにより、次は(b)に示すように、６ビツト構成の
可変長符号○を先頭として８ビツトを符号変換回
路５に加えることになる。符号変換回路５はこの
６ビツト構成の可変長符号を識別し、そのビツト
長情報をセレクタ４に加えると共に、バツフアメ
モリ１からの読出しを制御する。従つてセレクタ
４には(c)に示すようにユニークワードを先頭とし
た16ビツトが加えられる。

この16ビツトの中にユニークワードが含まれて
いるので、検出回路２でその12ビツト構成のユニ
ークワードを検出することができる。その検出信
号により符号変換回路５はバツフアメモリ１から
次の８ビツトの読出しを制御すると共に、セレク
タ４にビツト長情報を加えるので、セレクタ４は
(d)に示すように、ユニークビツトの９ビツト目を
先頭とする８ビツトを符号変換回路５に加えるこ
とになる。ユニークワードに続く送信サンプル数
情報はサンプル数処理回路７に加えられ、送信サ
ンプル数に変換される。又モード情報により符号
変換回路５に於ける符号変換論理の切換えが行わ
れる。

ユニークワード間の送信サンプル数と受信サン
プル数とが相違する場合、即ち比較回路８でサン
プル数処理回路６，７からのサンプル数を比較し
て、比較不一致の場合は、伝送誤り等により符号
変換回路５に於ける可変長符号の識別誤りがあつ
た場合であるから、同期外れの状態となる。その
為、送信サンプル数に対して受信サンプル数が少
ないときは、符号変換回路５でそのサンプル数差
に対応した数の符号変換処理を中止し、又受信サ
ンプル数が多いときは、次の走査線に対するバツ
フアメモリからのデータ読み出しを強制的に早め
るとともに受信サンプル数を前周期の値に加算し
て、２走査線についての送信サンプル数と受信サ
ンプル数との比較を行うものである。

第３図は従来の受信サンプル数をカウントする
サンプル数処理回路のブロツク図であり、１１は
カウンタ回路、１２は加算回路、１３はセレクタ
回路、１４はフリツプフロツプ回路、１５はイン
バータ、DIは初期値isの入力端子、LDはプリセ
ツト端子、CK１，CK２はクロツクck及びリセ
ツトパルスrstを入力するタロツク端子、Ｑ１，
Ｑ２，Ｑ３は出力端子、Ｄはデータ端子、SCは
制御信号cntcを加える入力端子、Ａ，Ｂはセレク
タの入力端子である。リセツトパルスrstはユニ
ークワードの検出により発生され、カウンタ回路
１１には初期値isがプリセツトされる。又フリツ
プフロツプ回路１４はセレクタ１３で選択された
内容をセツトする。制御信号cntcが例えば“１”
のとき、入力端子Ａ側の入力を選択して出力し、
制御信号cntcが“０”のとき、入力端子Ｂ側の入
力即ち“０”を選択して出力する。

第４図は動作説明図であり、ａはリセツトパル
スrst、ｂはカウンタ回路１１のカウント内容、
ｃは制御信号cntc、ｄはフリツプフロツプ回路１
４の内容、ｅは加算回路１２の出力のサンプル数
smpを示すものである。セレクタ１３に加える制
御信号cntcは、前述の比較回路で送信サンプル数
と受信サンプル数との比較結果が一致している場
合“０”、不一致の場合に“１”となるものであ
り、又リセツトパルスrstが加えられたとき、カ
ウンタ回路１１は初期値isがセツトされ、クロツ
クckのカウントを開始するものであり、そのリ
セツトパルスrstが加えられる直前のカウント内
容が加算回路１２に加えられる。

時刻t₀，t₁，t₂，t₃，…でリセツトパルスrstが
加えられたときの直前のカウント内容を、第４図
のｂに示すように、a₀，a₁，a₂，a₃，…とする
と、制御信号が“１”のとき、即ち送信サンプル
数と受信サンプル数とが不一致の場合、セレクタ
１３は入力端子Ａ側即ち加算回路１２の出力を選
択してフリツプフロツプ回路１４のデータ端子Ｄ
に加える。カウンタ回路１１のカウント内容がa₀
で、その直前のフリツプフロツプ回路１４の内容
が零であつたとすると、加算回路１２の出力はa₀
となり、セレクタ１３はこの出力a₀を選択してフ
リツプフロツプ回路１４のデータ端子Ｄに加える
ので、フリツプフロツプ回路１４の内容はa₀とな
る。又リセツトパルスrstによりカウンタ回路１
１は初期値isがセツトされ、サンプル数を示すク
ロツクckのカウントを開始する。

時刻t₁でリセツトパルスrstが加えられたとき、
その直前のカウンタ回路１１のカウント内容はa₁
で、フリツプフロツプ回路１４にはa₀がセツトさ
れているので、加算回路１２の出力はa₀＋a₁とな
り、その出力がセレクタ１３を介してフリツプフ
ロツプ回路１４にセツトされることになる。時刻
t₂にリセツトパルスrstが加えられたとき、フリ
ツプフロツプ回路１４のセツト内容はa₀＋a₁であ
るから、加算回路１２の出力は、第４図のｅに示
すようにa₀＋a₁＋a₂となり、又このとき制御信号
cntcが“０”となりフリツプフロツプ回路１４に
はセレクタ１３を介して０がデータ端子Ｄに加え
られるので、フリツプフロツプ回路１４の内容は
０となる。次の時刻t₃では、フリツプフロツプ回
路１４の内容が０であるから、加算回路１２の出
力は、カウンタ回路１１のカウント内容のa₃とフ
リツプフロツプ回路１４の内容の０とを加算する
のでa₃となる。

しかし、加算回路１２、セレクタ１２及びフリ
ツプブロツプ回路１４をカウンタ回路１１に付加
するものであるから、構成が複雑となる欠点があ
つた。

発明の目的 本発明は、カウンタ回路のみで、受信サンプル
数のカウント処理を行わせることを目的とするも
のである。本発明は、可変長符号の復号を固定長
符号と同等の回路で復号するための復号回路にお
ける受信サンプル数処理回路に関し、より簡易な
回路でサンプル数のカウント処理を行うことを目
的とし、ユニークワードの検出により出力される
リセツトパルスrstと、受信パルス数と送信パル
ス数の一致、不一致により出力される制御信号
cntcとをナンド回路Ｇ１に入力し、更に該ナンド
回路Ｇ１の出力をカウンタ回路（通常初期値isと
クロツク信号ckが入力し受信サンプル数を出力
する）の初期値をセツトする為のプリセツト端子
に接続した構成をとつている。この構成により、
制御信号cntcが“１”（受信サンプル数と送信サ
ンプル数が一致）でリセツトパルスrstが入力す
るとナンド回路Ｇ１の“１”出力によりカウンタ
回路のカウンタ値をプリセツトを行う。つまり受
信サンプル数と送信サンプル数が一致し、且つユ
ニークワードの検出によりリセツトパルスが入力
することによりカウンタ回路の初期値がプリセツ
トされる。

また、制御信号cntcが“０”（受信サンプル数
と送信サンプル数が不一致）でリセツトパルス
rstが入力するとナンド回路Ｇ１は“０”出力と
なるため、カウンタ回路はそのままカウントする
ことになる。つまり受信サンプル数と送信サンプ
ル数が不一致で、ユニークワードの検出されたリ
セツトパルスが入力してもカウンタ回路の初期値
はプリセツトされず、そのままカウントすること
になり、複数走査線分の受信サンプル数をカウン
トすることになる。

従つて、従来の受信サンプル数処理回路規模に
比べカウンタ回路及びナンド回路のみという極め
て簡易な回路で同等の処理を行うことができる。

発明の実施例 第５図は本発明の実施例のブロツク図であり、
２０はカウンタ回路、Ｄ１は初期値isを加える端
子、CK１はクロツクckを加えるクロツク端子、
LDは初期値isをセツトする為のプリセツト端子、
Ｑ１は出力端子、Ｇ１はナンド回路である。ナン
ド回路Ｇ１を用いていることにより、制御信号
cnctが“１”である場合に、リセツトパルスrst
が“１”となると、ナンド回路Ｇ１の出力が
“０”となり、カウンタ回路２０は初期値isのセ
ツトを行うことになる。即ちプリセツト端子LD
に“０”の信号が加えられることにより、初期値
isのプリセツトを行うものである。又制御信号
cntcが“０”であると、リセツトパルスrstに関
係なく、ナンド回路Ｇ１の出力は“１”となるの
で、カウンタ回路２０はクロツクckのカウント
を継続することになる。即ちナンド回路Ｇ１を用
いた場合に、制御信号cntcは第３図について説明
した場合と反対の論理レベルとするもので、制御
信号cntcが“１”であると、リセツトパルスrst
直前のカウント内容が受信サンプル数smpとして
出力され、又制御信号cntcが“０”であると、リ
セツトパルスrstに関係なく、クロツクckのカウ
ントを継続し、２走査線、３走査線等の複数走査
線分の受信サンプル数のカウントを行うことにな
る。

従つて、可変長符号の復号回路等に適用して、
簡単な構成で受信サンプル数の処理を行うことが
できることになる。

発明の効果 以上説明したように、本発明は、従来の構成に
比較して非常に簡単になり、受信サンプル数の処
理を行うことができる利点がある。なおナンド回
路Ｇ１の代りに他の形式のゲート回路を用いるこ
とができることは勿論であり、そのゲート回路の
構成に対応して制御信号等の論理レベルを選定す
るものである。

【図面の簡単な説明】

第１図は可変長符号の復号回路の要部ブロツク
図、第２図は可変長符号の復号の説明図、第３図
は従来のサンプル数処理回路のブロツク図、第４
図は動作説明図、第５図は本発明の実施例のブロ
ツク図である。 ２０はカウンタ回路、Ｄ１は初期値isを加える
端子、CK１はクロツクckを加えるクロツク端
子、LDは初期値isをセツトする為のプリセツト
端子、Ｑ１は出力端子、Ｇ１はナンド回路であ
る。

Claims (1)

1. 【特許請求の範囲】 １ 受信サンプル数と送信サンプル数の一致又は
   不一致を示す制御信号及びユニークワードの検出
   により出力されるリセツトパルスに応じて、カウ
   ンタ回路で受信サンプル数をカウント処理する受
   信サンプル数処理回路に於いて、 前記リセツトパルスと制御信号とを入力し、該
   制御信号が受信サンプル数と送信サンプル数の一
   致を示し、且つリセツトパルスが入力した場合に
   前記カウンタ回路のカウンタ値に所定の初期値を
   プリセツトするための信号を出力するゲート回路
   を有することを特徴とする受信サンプル数処理回
   路。