JPH0212432B2 - - Google Patents

Description

【発明の詳細な説明】 （技術分野） 本発明は、テレビジヨン信号の垂直帰線期間に
符号化した文字、図形情報を多重伝送し、家庭用
受信端末に表示しようとする文字コード放送の誤
り訂正に好適な誤り訂正回路に関するものであ
り、特に誤り訂正後の符号配列を、信号処理に適
したビツト配列になるように、中央処理装置
（CPU）に誤り訂正後のデータを読み込ませるこ
とによつて、信号処理時間を大幅に短縮化しよう
とするものである。

（背景技術） 本出願人は特願昭58−6579号「誤り訂正復号方
式」において、文字コード放送用に好適な誤り訂
正符号として（272，190）符号を提案した。この
符号の情報ビツトは８ビツトで割り切れない190
ビツトであるから、誤り訂正回路を通つて、誤り
訂正された後の190ビツトを、各信号の機能ごと
にシフトさせて解読しなければならなかつた。一
般に、符号の解読を行なうCPUは、８ビツトご
と、あるいは16ビツトごとの処理を行うのに適し
ているため、８ビツトや16ビツトで割り切れない
ビツト数の処理には、各ブロツクごとにシフト命
令を必要とし、従つて、多大の信号処理時間を要
する欠点があつた。

第１図は、（272，190）誤り訂正符号化したと
きの文字コード放送のパケツト構成を示す。ここ
で、１００は、パターン方式との両立性を保つう
えで必要な符号であり、（８，４）拡大ハミング
符号によるサービス識別と割込み優先順を示す
SI／INである。１０１はパケツト内容識別用の
パケツトコントロール（PC）、１０２は情報デー
タ、１０３は（272，190）誤り訂正符号化方式に
よるパリテイビツトを表わす。

情報データ１０２は22バイト（176ビツト）の
データであり、データの意味は８ビツトごと、あ
るいは、16ビツトごとのブロツク単位で伝送され
るのが普通である。また先のSI／IN符号１００
は８ビツトで伝送されるが、つぎのPC１０１は
６ビツトの割当てとなつている。したがつて、誤
り訂正後のメモリー上のデータ配列は、第２図に
示すように、データ部の各バイトの先頭の２ビツ
ト分が、１バイト前のデータ部に混入することに
なる。CPUは、各バイトについて２ビツト分づ
つシフトして元の22バイトの情報データ１０２を
復元しなければならない。これに要するプログラ
ム処理時間は、 22（バイト）×50（μs）＝1100（μs） 程度となり、CPUにとつて処理時間の多大なロ
スであつた。

（目 的） そこで、本発明の目的は、上述の欠点を除去
し、誤り訂正後の符号配列を信号処理に適したビ
ツト配列になるように、中央処理装置に誤り訂正
後のデータを読み込ませることによつて、信号処
理時間を大幅に短縮化するようにした誤り訂正復
号回路を提供することにある。

（発明の構成） かかる目的を達成するために、本発明は、差集
合巡回符号を用いる多数決誤り訂正における情報
ビツトが190ビツトおよびパリテイービツトが82
ビツトとなして、伝送されてきたデータを受信
し、その受信データの誤り訂正を行う誤り訂正復
号回路において、受信データのうちの最初のデコ
ードブロツクのみを14ビツトとなし、引続くデコ
ードブロツクを８ビツトの倍数で形成して、これ
ら14ビツトのデコードブロツクおよび８ビツトの
倍数のデコードブロツクに応じて受信データの誤
り訂正を行う手段と、14ビツトのデコードブロツ
クに属して誤り訂正された14ビツトの訂正ずみデ
ータに２ビツトのデータを付加して16ビツトのデ
ータとなし、16ビツトのデータおよび８ビツトの
倍数のデコードブロツクのデータを記憶する手段
を備えて記憶された16ビツトのデータに対して復
号処理を施す手段とを具えたことを特徴とするも
のである。

（実施例） 以下に図面を参照して本発明を詳細に説明す
る。

第３図は、本発明による誤り訂正復号回路の構
成の一例を示す。

第３図において、３５０はCPU、３５１およ
び３５２はCPU３５０との間を結合するバスラ
イン、３０１は出力ポート、３０２は入力ポー
ト、３０３は並直列（Ｐ／Ｓ）変換回路、３０４
は直並列（Ｓ／Ｐ）変換回路、３０５はデータレ
ジスター（例えば272ビツト）、３０６はシンドロ
ームレジスター（例えば82ビツト）、３０７はタ
イミングジエネレーター、３０８は多数決回路、
３０９はステータスレジスターである。

出力ポート３０１において、３１０はリセツト
命令、３１１はロード命令、３１２はロードエン
ド命令、３１３はコレクト０命令、３１４はコレ
クト命令、３１５は誤り訂正前のデータである。

入力ポート３０２において、３１６は誤り訂正
後のデータ、３１７はレデイー信号、３１８はエ
ラー信号である。

３１９はＰ／Ｓ変換回路３０３に対するロード
信号、３２０はタイミングジエネレータ３０７か
ら各部分３０３，３０５および３０６へ供給され
るロードクロツク信号、３２１はタイミングジエ
ネレータ３０７から各部分３０４，３０５および
３０６へ供給されるコレクトクロツク信号、３２
２は多数決回路３０８で発生する誤り訂正信号で
あり、この誤り訂正信号３２２は加算器３３１お
よび３３２に供給される。３２３はＰ／Ｓ変換回
路３０３から得られる誤り訂正前のシリアルデー
タであり、データレジスター３０５および加算器
３３１に供給される３２４は、加算器３３２から
得られる誤り訂正後のシリアルデータであり、こ
のシリアルデータ３２４はＳ／Ｐ変換回路３０４
に供給される。３２５はシンドロームレジスター
３０６からの82ビツトの信号であり、多数決回路
３０８およびステータスレジスター３０９に供給
される。３２６はタイミングジエネレータ３０７
から多数決回路３０８に供給される誤り訂正出力
制御信号である。

先づ、CPU３５０はリセツト命令を発生し、
シンドロームレジスター３０６に格納されている
82ビツト信号すべてを“０”状態とする。つぎに
CPU３５０は誤り訂正すべきパケツトデータの
16ビツトを出力ポート３１５へセツトしてロード
命令を発生する。この命令を受けたタイミングジ
エネレータ３０７は、ロード信号３１９を発生
し、Ｐ／Ｓ変換回路３０３へロードするととも
に、ロードクロツク信号３２０によつて、データ
レジスター３０５と、シンドロームレジスター３
０６に対して同時にデータのロードを順次に行な
う。第３図は、16ビツトロードの例なので、ロー
ドクロツク信号３２０は16ビツトであり、すべて
のパケツトデータをロードするためには、17回の
ロード命令を発生することになる。

１パケツト分272ビツトのデータ３２３のすべ
てについての、データレジスター３０５およびシ
ンドロームレジスター３０６へのロードを完了し
た時点で、CPU３５０はエラー信号３１８を判
断する。このエラー信号３１８のビツトが立つて
いるときには、シンドロームレジスター３０６の
どこかに“１”が立つており、そのロードされた
データに誤りがあつたことを示している。逆に、
エラー信号３１８が“０”であれば、ロードされ
たデータ３２３に誤りがなかつたことを示してい
る。その場合にも、以下に説明するように、本発
明の回路を通過させることによつて符号を解読し
やすい８ビツト区切りになるように短時間で再配
列することができる。

まず、CPU３５０はコレクト０命令３１３を
発生することによつて、データレジスター３０５
内に収容された（272，190）符号データ中の先頭
のSI／IN１００およびPC１０１（第１図）の14
ビツトだけの誤り訂正を行なう。したがつて、コ
レクト０命令３１３によつて出力されるコレクト
クロツク信号３２１は14ビツトである。CPU３
５０はレデイー信号３１７を判断して、この14ビ
ツト分の信号を読み取る。つぎはコレクトクロツ
ク信号３２１によつて通常の16ビツトづつの出力
信号を得る。

このようにして、先頭は14ビツトの出力信号
で、その後は16ビツトづつの出力信号を得るわけ
である。14ビツトの出力信号を１回、次いで16ビ
ツトづつの出力信号を11回得た時点で必要なデー
タはすべてCPU３５０に収容したことになる。

この収容データ誤り訂正が正しくなされたか否
かは、シンドロームレジスター３０６の状態、す
なわちエラー信号３１８により判断する。エラー
信号３１８がエラーステータスを示してなけれ
ば、先にCPU３５０に収容したSI／IN１００お
よびPC１０１の14ビツトデータと、22バイトの
文字コードデータのすべてが正しいデータであつ
たことを示す。

データレジスタ３０５に残されたパリテイビツ
トについて３１３は誤り訂正を行う必要がない。
従つて、前述のようにコレクト０命令３１３およ
びコレクト命令は、それぞれ１回および11回発生
すればよい。

上述した誤り訂正過程において、必要なデータ
を訂正した後、すなわち、コレクト命令を11回発
生した後のエラー信号３１８がエラーを表示して
いるときは、データレジスター３０５に残された
パリテイビツトについても誤り訂正を行なわなけ
ればならない。パリテイビツトは82ビツトなの
で、 〔82／16〕＋１＝６回 コレクト命令を発生することになる。

この時点で再びエラー信号３１８を見る。エラ
ー信号３１８がエラー状態を示していれば、正し
い誤り訂正がなされなかつたと判定し、誤り訂正
後のデータは使用せずに誤り検出にとどめる。エ
ラー信号３１８がエラー状態を示していなけれ
ば、先にデータレジスター３０５に収容した14ビ
ツト＋11×16ビツト分のデータが使用すべきデー
タとなる。

このようなデータの取込み手順にしておけば、
収容したデータを２ビツトづつシフトし直して、
８ビツトごとあるいは16ビツトごとのデータ区切
りに合うようにメモリー内で再配列する必要はな
くなり、即座に符号のデコードにかかれるので、
CPU３５０の処理スピードに関する負担が軽く
なる。

第４図は、本発明による誤り訂正後のメモリー
上のデータ配置を示す。ここで、400はSI／INの
８ビツト、４０１はPCの６ビツト、４０２は情
報データの22バイト、４０３は未使用の２ビツ
ト、４０４はメモリー番地をそれぞれ表わす。先
頭のSI／IN400およびPC４０１以外の情報デー
タ４０２は各バイトが各メモリー番地内に格納さ
れている。

次に、先頭部のSI／INがデコードしやすいよ
うに、α番地内に入るような構成とした本発明の
他の実施例について述べる。

第５図は、SI／INとPCを頭づめにメモリー上
に格納し、シフトすることなしにデコードを行な
う回路の一例を示す。５００はコレクト０命令ゲ
ート信号、５０１はSI／INとPCからなる14ビツ
トデータ、５０２および５０３はゲート回路、５
０４は反転回路、５０５はコレクト０命令禁止信
号を示す。

コレクト０命令ゲート信号５００は、先頭の
SI／IN，PC合計14ビツト期間についてのゲート
信号であり、これによりＳ／Ｐ変換回路３０４へ
の入力系統を制御する。先頭の14ビツト誤り訂正
時には、ゲート回路５０２のゲートが開き、かつ
ゲート回路５０３のゲートが閉じ、誤り訂正後の
データ３２４はゲート回路５０２からデータ５０
１となつて取り出され、Ｓ／Ｐ変換回路用レジス
ター３０４に順次にロードされる。ゲート回路５
０３は反転回路５０４によつて制御された制御信
号５０５によつてゲートを閉じる。その後の22バ
イト分の、11個のコレクト命令による誤り訂正後
のデータは、ゲート回路５０２が閉じ、ゲート回
路５０３が開くので、16ビツト分そのままのデー
タがＳ／Ｐ変換回路用レジスター３０４にロード
される。

CPU３５０内のデータ配列を第６図に示す。
ここで６００はSI／INの８ビツト、６０１はPC
の６ビツト、６０２は未使用分２ビツトを表わ
す。他の部分については、第４図のデータ配列と
同一配列とする。ここでは、SI／INがメモリー
内の１バイトに入つているので、第４図に示した
ような復号時の２ビツト分のシフト命令は不要と
なり、デコード処理が簡単になる。

以上は入出力ポートが16ビツトの例であるが、
そのビツト数は16に限られず、８ビツト、32ビツ
ト等とすることもできること勿論である。例え
ば、８ビツトのときには、１回目は通常のコレク
ト命令によつてSI／IN分を誤り訂正し、２回目
はコレクト０命令によつて６ビツト分のみのクロ
ツクを発生させてPC分の誤り訂正を行う。残り
の22バイト分については、コレクト命令を22回発
生して誤り訂正を行なう。

また、上述した２つの実施例においては、コレ
クト０命令を出力ポートより出力していたが、自
動的に発生させることもできる。すなわち、誤り
訂正前の１パケツト分の全データをロードした
後、自動的にコレクト０命令に相当する14ビツト
クロツクパルスを出力し、SI／INとPC部の誤り
訂正を行うようにしても同様の処理を行うことが
できる。更に、データ列の２ビツト前からCPU
へのデータ取込みを行い、誤り訂正回路へは先頭
の２ビツトを“０”としてロードし、誤り訂正を
行つても前記実施例と同じ８ビツトづつ区切りの
情報が得られる。

第７図は、本発明を利用し、情報データである
訂正後の各７ビツトをCPUメモリー上に整然と
配列するようにした誤り訂正出力回路の例を示
す。ここで、７００は誤り訂正後のデータ列、７
０１はＳ／Ｐ変換回路、７０２は誤り訂正後の
CPU入力データ、７０３はCPU入力ポートを示
す。

コレクト０命令時のみ８ビツトのクロツクが発
生して、誤り訂正後の８ビツトデータがＳ／Ｐ変
換回路７０１にロードされる。その後につづく各
７ビツトのデータは７ビツトづつのクロツク信号
によつてＳ／Ｐ変換回路７０１にロードされる。
このようなデータをCPU内にロードすれば、そ
れぞれ７ビツトで計26個の情報データは、RAM
内の各番地に整然と配列されることになり、各符
号のデコードをシフト命令なしに簡単な処理で行
うことができ、それだけCPUの負担が軽くなる
利点がある。

（効 果） 本発明によれば、文字コード放送等のバケツト
データにおいて、誤り訂正後の大部分の各８ビツ
トデータがCPUメモリー上の各番地に各８ビツ
トづつ格納されるので、各８ビツトまたは各16ビ
ツト、32ビツトごとの信号解釈時に、即座にその
データを使用でき、CPUの処理スピードへの負
担を軽減させる効果がある。

さらに、本発明の第２の実施例では、先頭部に
送られるSI／INの８ビツトデータも他の番地に
またがることなく、１つの番地上にロードされる
ようにしたので、SI／INデコード時には、シフ
ト命令なしに直接デコードできる効果がある。

以上説明したように、本発明には、TVデータ
パケツトを使用する（272，190）誤り訂正復号方
式における一定ビツトによる区切りではない任意
の情報ビツト列に連らなる一定ビツト長のデータ
列を誤り訂正し、CPU内のメモリー内に整然と
配列することができるので、CPUの処理時間へ
の負担を軽減させることができる。

その例として、７ビツト符号系への応用を考え
てみる。第８図は、７ビツト符号系の伝送パケツ
ト形式を示す。欧米のアルフアベツトは７ビツト
符号を用いて文字情報を伝送しているので、この
ようなパケツト伝送には好適である。

今、190ビツトの情報を、第８図に示すように、 ８ビツト＋26×７ビツト＝190ビツト のビツト割り付けで伝送すると仮定する。ここ
で、８００は８ビツトのサービス識別その他のデ
ータ、８０１はそれぞれ７ビツトの情報データで
ある。通常の誤り訂正動作では、誤り訂正後のデ
ータがCPU内にて番地にまたがつて配列される
ことになり、各７ビツトを復号する度毎にシフト
命令が必要になり、CPUの処理時間の負担が大
であつた。

【図面の簡単な説明】

第１図は（272，190）誤り訂正符号化したとき
の文字コード放送のパケツト構成を示す図、第２
図は第１図においてデータ部の各バイトの先頭の
２ビツト分が１バイト前のデータ部に混合する状
態を示す図、第３図は本発明による誤り訂正復号
回路の構成の一実施例を示すブロツク線図、第４
図は本発明による誤り訂正後のメモリー上のデー
タ配置の状態を示す図、第５図は本発明による誤
り訂正復号回路の構成の他の実施例を示すブロツ
ク線図、第６図は第５図におけるCPU内のデー
タ配置の状態を示す図、第７図は本発明を利用し
た誤り訂正出力回路の一例を示すブロツク線図、
第８図は本発明に係る７ビツト符号系の伝送パケ
ツト信号形式を説明する図である。 １００……パターン方式との両立性を保つうえ
で必要な信号、１０１……パケツト内容識別用の
パケツトコントロール（PC）、１０２……情報デ
ータ、１０３……（272，190）誤り訂正符号化方
式によるパリテイビツト、３０１……出力ポー
ト、３０２……入力ポート、３０３……並直列
（Ｐ／Ｓ）変換回路、３０４……直並列（Ｓ／Ｐ）
変換回路、３０５……データレジスター、３０６
……シンドロームレジスター、３０７……タイミ
ングジエネレーター、３０８……多数決回路、３
０９……ステータスレジスター、３１０……リセ
ツト命令、３１１……ロード命令、３１２……ロ
ードエンド命令、３１３……コレクト０命令、３
１４……コレクト命令、３１５……誤り訂正前の
データ、３１６……誤り訂正後のデータ、３１７
……レデイー信号、３１８……エラー信号、３１
９……ロード信号、３２０……ロードクロツク信
号、３２１……コレクトクロツク信号、３２２…
…誤り訂正信号、３２３……誤り訂正前のシリア
ルデータ、３２４……誤り訂正後のシリアルデー
タ、３２５……シンドロームレジスターのデー
タ、３５０……CPU、３５１，３５２……バス
ライン、４００……SI／INの８ビツト、４０１
……PCの６ビツト、４０２……情報データの22
バイト、４０３……未使用の２ビツト、４０４…
…メモリー番地、５００……コレクト０命令ゲー
ト信号、５０１……SI／INとPCからなる14ビツ
トデータ、５０２，５０３……ゲート回路、５０
４……反転回路、５０５……コレクト０命令禁止
信号、６００……SI／INの８ビツト、６０１…
…PCの６ビツト、６０２……未使用分２ビツト、
７００……誤り訂正後のデータ列、７０１……
Ｓ／Ｐ変換回路、７０２……誤り訂正後のCPU
入力データ、７０３……CPU入力ポート、８０
０……８ビツトのサービス識別その他のデータ、
８０１……それぞれ７ビツトの情報データ。

Claims (1)

1. 【特許請求の範囲】 １ 差集合巡回符号を用いる多数決誤り訂正にお
   ける情報ビツトが190ビツトおよびパリテイービ
   ツトが82ビツトとなして、伝送されてきたデータ
   を受信し、その受信データの誤り訂正を行う誤り
   訂正復号回路において、前記受信データのうちの
   最初のデコードブロツクのみを14ビツトとなし、
   引続くデコードブロツクを８ビツトの倍数で形成
   して、これら14ビツトのデコードブロツクおよび
   ８ビツトの倍数のデコードブロツクに応じて前記
   受信データの誤り訂正を行う手段と、前記14ビツ
   トのデコードブロツクに属して誤り訂正された14
   ビツトの訂正ずみデータに２ビツトのデータを付
   加して16ビツトのデータとなし、当該16ビツトの
   データおよび前記８ビツトの倍数のデコードブロ
   ツクのデータを記憶する手段を備えて前記記憶さ
   れた16ビツトのデータに対して復号処理を施す手
   段とを具えたことを特徴とする誤り訂正復号回
   路。 ２ 特許請求の範囲第１項記載の誤り訂正復号回
   路において前記付加される２ビツトのデータは、
   誤り訂正された14ビツトのデータの前に付加され
   た２ビツトの空データであることを特徴とする誤
   り訂正復号回路。 ３ 特許請求の範囲第１項記載の誤り訂正復号回
   路において前記付加される２ビツトのデータは、
   誤り訂正された14ビツトのデータの後に付加され
   た２ビツトの空データであることを特徴とする誤
   り訂正復号回路。