JPH01120130A - 誤り訂正・検出回路 - Google Patents
誤り訂正・検出回路Info
- Publication number
- JPH01120130A JPH01120130A JP27750687A JP27750687A JPH01120130A JP H01120130 A JPH01120130 A JP H01120130A JP 27750687 A JP27750687 A JP 27750687A JP 27750687 A JP27750687 A JP 27750687A JP H01120130 A JPH01120130 A JP H01120130A
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- JP
- Japan
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- circuit
- correction
- crc
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、ディジタル信号の誤り訂正・検出回路に関す
るもので、文字放送パケット、衛星データチャンネルパ
ケット、 ＦＭ％重ディジタル信号なＳの信号の復号に
適用する。
るもので、文字放送パケット、衛星データチャンネルパ
ケット、 ＦＭ％重ディジタル信号なＳの信号の復号に
適用する。
［発明の概要］
この発明は、文字放送などのパケット信号の受信側での
誤り訂正と誤り検出に用いる回路に関するものであって
、誤り訂正と検出を同時的に行うことによって処理時間
の短縮化と、回路の小型化をはかったものである。
誤り訂正と誤り検出に用いる回路に関するものであって
、誤り訂正と検出を同時的に行うことによって処理時間
の短縮化と、回路の小型化をはかったものである。
［従来の技術］
従来、文字放送等で用いられているこの種の誤り訂正・
検出については、回路あるいは誤り検出用のソフトウェ
ア−を別個に設けて作用させる方式がとられてきた。第
４図は文字放送における１ペ一ジ分のデータを送る場合
のパケット伝送順を示す。パケットデータのうち情報部
分の１９０ビツトは（２７２，１９０）符号復号回路に
よって誤り訂正され、さらに、ＣＲＣ（Ｃｙｃｌｉｃ
Ｒｅｄａｎｄａｎｃｙ ｃｈｅｃ＆）に関しては、プロ
グラムあるいは回路（ハードウェア）によって別途誤り
検出を受けることになる。
検出については、回路あるいは誤り検出用のソフトウェ
ア−を別個に設けて作用させる方式がとられてきた。第
４図は文字放送における１ペ一ジ分のデータを送る場合
のパケット伝送順を示す。パケットデータのうち情報部
分の１９０ビツトは（２７２，１９０）符号復号回路に
よって誤り訂正され、さらに、ＣＲＣ（Ｃｙｃｌｉｃ
Ｒｅｄａｎｄａｎｃｙ ｃｈｅｃ＆）に関しては、プロ
グラムあるいは回路（ハードウェア）によって別途誤り
検出を受けることになる。
文字放送の場合の従来の誤り訂正・検出の基本的な回路
構成例は例えば特開昭５９−１３３７５１ 、特開昭５
９−１８１８４１ 、特開昭５９−２１６３８８各号公
報に示されている。これらの構成においては、（２７２
，１９０）符号によって復号された１９０ビツトあるい
は、２７２ビツトのパケット信号は、受信者が目的とす
る番組の信号の場合、別のエリアに蓄え、順次ストアー
する。１ペ一ジ分のデータが収容された時点で、各パケ
ット信号の１７ｆｉビツト（２２バイト）のみをＣＲＣ
復号回路へ導き、（２７２，１９０）符号復号後の誤り
の有無を検出する。ＣＲＣ復号回路は、プログラムによ
ってもさしつかえない。ただし、処理時間が長くかかる
ことになる。
構成例は例えば特開昭５９−１３３７５１ 、特開昭５
９−１８１８４１ 、特開昭５９−２１６３８８各号公
報に示されている。これらの構成においては、（２７２
，１９０）符号によって復号された１９０ビツトあるい
は、２７２ビツトのパケット信号は、受信者が目的とす
る番組の信号の場合、別のエリアに蓄え、順次ストアー
する。１ペ一ジ分のデータが収容された時点で、各パケ
ット信号の１７ｆｉビツト（２２バイト）のみをＣＲＣ
復号回路へ導き、（２７２，１９０）符号復号後の誤り
の有無を検出する。ＣＲＣ復号回路は、プログラムによ
ってもさしつかえない。ただし、処理時間が長くかかる
ことになる。
［発明が解決しようとする問題点］
このように、従来の方法では、誤り訂正と検出が別個に
行なわれるため、（２７２，１９０）符号とは別個に回
路あるいはプログラムが必要になり、誤り検出に要する
時間も長くなる欠点がある。そのため、一部の受信機で
は、このＣＲＣによる、誤り検出を省略しているものも
ある。
行なわれるため、（２７２，１９０）符号とは別個に回
路あるいはプログラムが必要になり、誤り検出に要する
時間も長くなる欠点がある。そのため、一部の受信機で
は、このＣＲＣによる、誤り検出を省略しているものも
ある。
すなわち、現在の文字放送のベージデータの伝送は第４
図に示す方式で行なわれることになっており、送信側で
は実際にこの信号形式に沿って信号を形成し多重伝送し
ている。しかし、（２７２゜１９０）符号による誤り訂
正効果が大なため、受信側では、この符号の見のがし誤
りをチエツクするＣＲＣ回路を省略しているのが実情で
ある。このため、受信状況の厳しい地点では、誤字・欠
字表示のおそれがあった。これはプログラムによってＣ
ＲＣのチエツクを行なおうとすると多大な処理時間を要
し、また、ハードウェアーによって処理しようとすると
受信機全体のコストに負担がかかるためである。
図に示す方式で行なわれることになっており、送信側で
は実際にこの信号形式に沿って信号を形成し多重伝送し
ている。しかし、（２７２゜１９０）符号による誤り訂
正効果が大なため、受信側では、この符号の見のがし誤
りをチエツクするＣＲＣ回路を省略しているのが実情で
ある。このため、受信状況の厳しい地点では、誤字・欠
字表示のおそれがあった。これはプログラムによってＣ
ＲＣのチエツクを行なおうとすると多大な処理時間を要
し、また、ハードウェアーによって処理しようとすると
受信機全体のコストに負担がかかるためである。
本発明の目的は以上のような問題を解消し、処理時間の
短縮、回路の簡単化を図った誤り訂正・検出回路を提供
することにある。
短縮、回路の簡単化を図った誤り訂正・検出回路を提供
することにある。
［問題点を解決するための手段］
そのために、本発明では デジタルデータの誤り訂正回
路と、誤り訂正後のデータの誤り検出回路と、誤り訂正
回路による一定ブロック長のデジタルデータの訂正開始
ごとに、誤り検出回路をクリアーする手段と、誤り訂正
回路による誤り訂正後のデータを誤り検出回路に順次ロ
ードすることによって、一定ブロック長のデジタルデー
タの誤り訂正終了毎に誤り検出回路の検出結果を出力す
る手段とを備えたことを特徴とする。
路と、誤り訂正後のデータの誤り検出回路と、誤り訂正
回路による一定ブロック長のデジタルデータの訂正開始
ごとに、誤り検出回路をクリアーする手段と、誤り訂正
回路による誤り訂正後のデータを誤り検出回路に順次ロ
ードすることによって、一定ブロック長のデジタルデー
タの誤り訂正終了毎に誤り検出回路の検出結果を出力す
る手段とを備えたことを特徴とする。
［作用］
本発明によれば、誤り訂正回路による一定ブロック長の
デジタルデータの訂正開始ごとに、誤り検出回路をクリ
アーし、誤り訂正回路による誤り訂正後のデータを誤り
検出回路に順次ロードすることによって、一定ブロック
長のデジタルデータの誤り訂正終了毎に誤り検出回路の
検出結果を出力する。
デジタルデータの訂正開始ごとに、誤り検出回路をクリ
アーし、誤り訂正回路による誤り訂正後のデータを誤り
検出回路に順次ロードすることによって、一定ブロック
長のデジタルデータの誤り訂正終了毎に誤り検出回路の
検出結果を出力する。
［実施例１
本発明を文字放送を例にして説明する。
第１図は本発明の一実施例を示す。１０１はｃｐｕの出
力ポート、１０２は誤り訂正・検出回路、１０３は前記
ＣＰυの入力ポート、 １０４は１９０ビツトまたは２
７２ビツトのデータレジスター、１０５は８２ビツトの
シンドロームレジスター、１０６は（２７２，１９０）
符号の復号アルゴリズムに従ったＥＯＩＩ（Ｅｘｃｌｕ
ｓｉｖｅＯＲ）演算回路、１０７ は８２ビツトシンド
ロームレジスター１０５の内容がすべて０か否かを示す
エラーフラグ、１０８は可変閾値回路、１０９はパラレ
ル・シリアル（Ｐ／Ｓ） 、シリアル・パラレル（Ｓ／
Ｐ）変換回路（１６ビツト）、１１０はタイミングジェ
ネレータ（発生回路）、Ｉｌｌは誤り検出用ｃｎｃ回路
（ｌａビット）を示す。
力ポート、１０２は誤り訂正・検出回路、１０３は前記
ＣＰυの入力ポート、 １０４は１９０ビツトまたは２
７２ビツトのデータレジスター、１０５は８２ビツトの
シンドロームレジスター、１０６は（２７２，１９０）
符号の復号アルゴリズムに従ったＥＯＩＩ（Ｅｘｃｌｕ
ｓｉｖｅＯＲ）演算回路、１０７ は８２ビツトシンド
ロームレジスター１０５の内容がすべて０か否かを示す
エラーフラグ、１０８は可変閾値回路、１０９はパラレ
ル・シリアル（Ｐ／Ｓ） 、シリアル・パラレル（Ｓ／
Ｐ）変換回路（１６ビツト）、１１０はタイミングジェ
ネレータ（発生回路）、Ｉｌｌは誤り検出用ｃｎｃ回路
（ｌａビット）を示す。
まず、ｃｐｕからリセットコマンドをタイミングジェネ
レータ１１０に与えると、すべての回路（１０４〜１０
’９，１１１）はリセットされ、その内容は０になる。
レータ１１０に与えると、すべての回路（１０４〜１０
’９，１１１）はリセットされ、その内容は０になる。
タイミングジェネレータ１１０は、その都度必−要なり
ロック信号と制御信号をすべての回路（１０４〜１０９
，１１０）に与える。
ロック信号と制御信号をすべての回路（１０４〜１０９
，１１０）に与える。
次に誤り訂正前のデータ１８ビツトを出力ボート１０１
にセットし、ロードコマンドをタイミングジェネレータ
１１０へ与える。出力ポート１０１からの１６ビツトデ
ータは変換回路１０９中のＰ／Ｓ変換回路を通り、デー
タレジスター１０４ とシンドロームレジスタ１０５へ
導かれる。全データが２７２ （１６Ｘ １７）ビット
なので、上記動作を１７回くり返して行えば、２７２ビ
ツトのすべてのデータがロードされる。
にセットし、ロードコマンドをタイミングジェネレータ
１１０へ与える。出力ポート１０１からの１６ビツトデ
ータは変換回路１０９中のＰ／Ｓ変換回路を通り、デー
タレジスター１０４ とシンドロームレジスタ１０５へ
導かれる。全データが２７２ （１６Ｘ １７）ビット
なので、上記動作を１７回くり返して行えば、２７２ビ
ツトのすべてのデータがロードされる。
２７２ビツトのデータがすべてロードされると、ＣＰｕ
は誤り訂正の動作を開始する。誤り訂正は、可変閾値回
路ｌＯ８によるため、エラーフラグがＯになるか、最終
閾値９で終るまで何回かくり返し行われる。例えば初期
閾値１４から開始する場合は、最大６回くり返し訂正す
ることになる。
は誤り訂正の動作を開始する。誤り訂正は、可変閾値回
路ｌＯ８によるため、エラーフラグがＯになるか、最終
閾値９で終るまで何回かくり返し行われる。例えば初期
閾値１４から開始する場合は、最大６回くり返し訂正す
ることになる。
ここで、 ＣＲＣ回路１１１はフィードバック付きのシ
フトレジスタであるｆ、＜、各閾値で訂正するごとに、
最初タイミングジェネレータ１１０からのリセット信号
によってすべてＯにリセットされ、先頭の１５ビツト目
からロードされる。これは、第４図に示すように、パケ
ット信号の先頭から１４ビツトまでは、ＣＲＣ符号に含
まれないからである。
フトレジスタであるｆ、＜、各閾値で訂正するごとに、
最初タイミングジェネレータ１１０からのリセット信号
によってすべてＯにリセットされ、先頭の１５ビツト目
からロードされる。これは、第４図に示すように、パケ
ット信号の先頭から１４ビツトまでは、ＣＲＣ符号に含
まれないからである。
ＣＰＵは、訂正終了フラグによって、誤り訂正動作が終
了したことを知ると、エラーフラグ１０７を読む。通常
は、正しく訂正されているのでエラーフラグ１０７はＯ
を示す。ＣＰｕは、リードコマンドを出力し、変換回路
１０９を通して誤り訂正後のデータを読み込む。また、
ＣＲＣ回路Ｉｌｌのデータも読み込む。
了したことを知ると、エラーフラグ１０７を読む。通常
は、正しく訂正されているのでエラーフラグ１０７はＯ
を示す。ＣＰｕは、リードコマンドを出力し、変換回路
１０９を通して誤り訂正後のデータを読み込む。また、
ＣＲＣ回路Ｉｌｌのデータも読み込む。
このようにして、ＣＰＵは誤り訂正後のデータと、ｌパ
ケット中の２２バイトの訂正後のデータをＣＲＣ回路１
１１に通した後の１６ビツトデータを得る。
ケット中の２２バイトの訂正後のデータをＣＲＣ回路１
１１に通した後の１６ビツトデータを得る。
次に１ペ一ジ分のデータはＣＰＵによフて解釈され、表
示手段（図示せず）に表示されるわけであるが、該デー
タを表示する前に、先頭パケットからのＣＲＣデータを
順次ロードして、当該データに関して（２７２，１９０
）符号の復号後の見のがし誤りの検出を行う。すなわち
、ＣＰＵの出力ポートに、さきにリードした１６ビツト
ＣＲＣ出力をセットし、ＣＲＣロードコマンドを出力す
る。この場合はデータレジスタ、シンドロームレジスタ
は無関係である。
示手段（図示せず）に表示されるわけであるが、該デー
タを表示する前に、先頭パケットからのＣＲＣデータを
順次ロードして、当該データに関して（２７２，１９０
）符号の復号後の見のがし誤りの検出を行う。すなわち
、ＣＰＵの出力ポートに、さきにリードした１６ビツト
ＣＲＣ出力をセットし、ＣＲＣロードコマンドを出力す
る。この場合はデータレジスタ、シンドロームレジスタ
は無関係である。
１ペ一ジ分の処理が終った時点でＣＲＣレジスタがすべ
てＯであれば、見のがし誤りなしとして、符号の解釈に
入る。
てＯであれば、見のがし誤りなしとして、符号の解釈に
入る。
第２図に示す具体例にそって説明する。第２図は、本発
明の回路により（２７２，１９０）符号訂正した後のデ
ータおよびパケットごとにチエツクしたＣＲＣデータの
メモリー上のデータ配列の一例を示す。ただし、第３図
の各パケットの先頭２バイトには、ｓｒ、ｐｃの１４ビ
ツト分が収容されており、この部分はＣＲＣに関係ない
。
明の回路により（２７２，１９０）符号訂正した後のデ
ータおよびパケットごとにチエツクしたＣＲＣデータの
メモリー上のデータ配列の一例を示す。ただし、第３図
の各パケットの先頭２バイトには、ｓｒ、ｐｃの１４ビ
ツト分が収容されており、この部分はＣＲＣに関係ない
。
第４図で示した通り、ベージデータヘッダパケットとヘ
ッダ文データユニットのＣＲＣは１パケツトで完結して
いるので、正しく訂正がなされて誤りがない場合は、第
２図のＣＲＣＯとＣＲＣＩはＯを示しているはずである
。
ッダ文データユニットのＣＲＣは１パケツトで完結して
いるので、正しく訂正がなされて誤りがない場合は、第
２図のＣＲＣＯとＣＲＣＩはＯを示しているはずである
。
（：ＲＣＯとＣＲＣＩの双方ともＯの場合には、本文デ
ータユニットのチエツクを行う。本文データユニットの
チエツクは、まず第１図においてリセットコマンドをタ
イミングジェネレータｌＩ［ｌに与え、すべてのレジス
タ類をリセットし、順次パケットごとにＣＲＣデータを
ＣＲＣ回路１１１ヘロードする。即ち、リセット後ＣＲ
Ｃ２の１６ビツトをＣＰＵの出力ボートヘセットし、Ｃ
ＲＣロードコマンドをタイミングジェネレータ１１０へ
与えると、ＣＲＣ２はＣＲＣ回路１１１ヘロードされる
。次にＣＲＣスタートコマンドによってＣＲＣ回路１１
！は自動的に２２バイト分（１７６ビツト）シフトし、
シフト終了時に訂正終了フラグを立て、ＣＰＵに２２バ
イト分シフトが終った事を知らせる。
ータユニットのチエツクを行う。本文データユニットの
チエツクは、まず第１図においてリセットコマンドをタ
イミングジェネレータｌＩ［ｌに与え、すべてのレジス
タ類をリセットし、順次パケットごとにＣＲＣデータを
ＣＲＣ回路１１１ヘロードする。即ち、リセット後ＣＲ
Ｃ２の１６ビツトをＣＰＵの出力ボートヘセットし、Ｃ
ＲＣロードコマンドをタイミングジェネレータ１１０へ
与えると、ＣＲＣ２はＣＲＣ回路１１１ヘロードされる
。次にＣＲＣスタートコマンドによってＣＲＣ回路１１
！は自動的に２２バイト分（１７６ビツト）シフトし、
シフト終了時に訂正終了フラグを立て、ＣＰＵに２２バ
イト分シフトが終った事を知らせる。
ついで、同様に次の＋１；ＲＣ３をＣＰＵ出力ボートに
セットし、ＣＲＣロードコマンドによってこれまでのＣ
ＲＣ回路１１１の内容にＥＯＲＬ／、同回路１１１は、
ＣＲＣスタートコマンドによって２２バイト分のシフト
を行う。このような操作をくり返し行ない、最終パケッ
トのＣＲＣであるＣＲＣ（ｎ−ｔ）をＣＲＣ回路ｉｌｌ
へＣＲＣロードコマンドによってストアーした後のＣＲ
Ｃ回路１１１の内容がすべて０であれば、ｃＲｃが正し
いと判断する。
セットし、ＣＲＣロードコマンドによってこれまでのＣ
ＲＣ回路１１１の内容にＥＯＲＬ／、同回路１１１は、
ＣＲＣスタートコマンドによって２２バイト分のシフト
を行う。このような操作をくり返し行ない、最終パケッ
トのＣＲＣであるＣＲＣ（ｎ−ｔ）をＣＲＣ回路ｉｌｌ
へＣＲＣロードコマンドによってストアーした後のＣＲ
Ｃ回路１１１の内容がすべて０であれば、ｃＲｃが正し
いと判断する。
文字放送で定められているＣＲＣ生成多項式は、Ｇ （
Ｘ）＝Ｘ１６＋Ｘ”＋Ｘ’ ＋ １なので、実際のＣＲ
Ｃ回路１１１は、第３図に示す形になる。
Ｘ）＝Ｘ１６＋Ｘ”＋Ｘ’ ＋ １なので、実際のＣＲ
Ｃ回路１１１は、第３図に示す形になる。
本実施例ではＣＲＣ回路を第３図に示すフィードバック
付きのシフトレジスターによって構成したが当然ＲＯＭ
によって構成してもよい。即ち、２１６Ｘ １Ｓビツト
のＲＯＭを準備し、１６ビツトデータをアドレスライン
にセットし、このデータを第３図の回路で２２バイト分
シフトした時点のデータに相当するデータを出力するよ
うなＲＯＭ＄ＪＩＪ成にする。ただし、この場合には、
誤り訂正時に各パケットごとに計算するＣＲＣ計算回路
は、別途必要であり、次のＣＲＣとのＥＯＲはＣＰＵ側
で行わなければならない。
付きのシフトレジスターによって構成したが当然ＲＯＭ
によって構成してもよい。即ち、２１６Ｘ １Ｓビツト
のＲＯＭを準備し、１６ビツトデータをアドレスライン
にセットし、このデータを第３図の回路で２２バイト分
シフトした時点のデータに相当するデータを出力するよ
うなＲＯＭ＄ＪＩＪ成にする。ただし、この場合には、
誤り訂正時に各パケットごとに計算するＣＲＣ計算回路
は、別途必要であり、次のＣＲＣとのＥＯＲはＣＰＵ側
で行わなければならない。
以上は、文字放送の例で説明したが、誤り訂正と誤り検
出双方の機能を備えたその他のシステムにも応用できる
ことは当然である。ＣＲＣについても、ここで説明した
１６ビツトＣＲＣ以外の場合においても当然応用できる
。
出双方の機能を備えたその他のシステムにも応用できる
ことは当然である。ＣＲＣについても、ここで説明した
１６ビツトＣＲＣ以外の場合においても当然応用できる
。
また、第１図に示した回路は、原理を分かりやすく説明
するためにＣＰＵのプログラムを介して誤り訂正・検出
を行う方式であったが、現在実用化になっているＬＳＩ
のように、ＲＡＭと誤り訂正回路との間で直接データの
やり取りを行うＤＭ八（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ
Ａｃｃｅｓｓ）の場合も同様の考え方によって回路を構
成できることは当然である。
するためにＣＰＵのプログラムを介して誤り訂正・検出
を行う方式であったが、現在実用化になっているＬＳＩ
のように、ＲＡＭと誤り訂正回路との間で直接データの
やり取りを行うＤＭ八（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ
Ａｃｃｅｓｓ）の場合も同様の考え方によって回路を構
成できることは当然である。
本実施例によれば、誤り訂正回路と誤り検出回路を一体
として動作させ、各パケットごとにパケットの訂正と同
時に一時的なＣＲＣの計算値を求めておき、ベージ全体
のチエツクを行う時に、再度その計算値（１６ビツト）
を利用してＣＲＣのチエツクを行うので、 ＣＲＣチエ
ツク時にパケットデータの１７６ビツトすべてを使用す
る従来の方法に比べ１０倍以上の処理スピードが得られ
る。このため信頼度が向上するので受信条件の悪い地点
においても、誤字・欠字表示がなくなる。
として動作させ、各パケットごとにパケットの訂正と同
時に一時的なＣＲＣの計算値を求めておき、ベージ全体
のチエツクを行う時に、再度その計算値（１６ビツト）
を利用してＣＲＣのチエツクを行うので、 ＣＲＣチエ
ツク時にパケットデータの１７６ビツトすべてを使用す
る従来の方法に比べ１０倍以上の処理スピードが得られ
る。このため信頼度が向上するので受信条件の悪い地点
においても、誤字・欠字表示がなくなる。
【発明の効果］
以上説明したように本発明によれば、簡単な回路構成で
、且つ短処理時間でデジタル信号の誤り検出・訂正を行
うことができる。
、且つ短処理時間でデジタル信号の誤り検出・訂正を行
うことができる。
第１図は本発明の一実施例の回路図、
第２図はパケット信号の誤り訂正後のＲＡＭ上のベージ
データの配列例を示す図、 第３図は第２図におけるＣＲＣ回路の構成を示す図、 第４図は文字放送のベージデータ伝送例を示す図である
。
データの配列例を示す図、 第３図は第２図におけるＣＲＣ回路の構成を示す図、 第４図は文字放送のベージデータ伝送例を示す図である
。
Claims (1)
- デジタルデータの誤り訂正回路と、誤り訂正後のデータ
の誤り検出回路と、前記誤り訂正回路による一定ブロッ
ク長のデジタルデータの訂正開始ごとに、前記誤り検出
回路をクリアーする手段と、前記誤り訂正回路による誤
り訂正後のデータを前記誤り検出回路に順次ロードする
ことによって、一定ブロック長のデジタルデータの誤り
訂正終了毎に前記誤り検出回路の検出結果を出力する手
段とを備えたことを特徴とする誤り訂正・検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27750687A JPH01120130A (ja) | 1987-11-04 | 1987-11-04 | 誤り訂正・検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27750687A JPH01120130A (ja) | 1987-11-04 | 1987-11-04 | 誤り訂正・検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01120130A true JPH01120130A (ja) | 1989-05-12 |
Family
ID=17584542
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27750687A Pending JPH01120130A (ja) | 1987-11-04 | 1987-11-04 | 誤り訂正・検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01120130A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6776096B2 (en) | 2001-11-07 | 2004-08-17 | Fuji Photo Film Co., Ltd. | Method for attaching a flexible printing plate to a plate cylinder |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59181841A (ja) * | 1983-03-31 | 1984-10-16 | Nippon Hoso Kyokai <Nhk> | 誤り訂正復号方式 |
| JPS63164533A (ja) * | 1986-12-26 | 1988-07-07 | Oki Electric Ind Co Ltd | 多数決復号化装置 |
-
1987
- 1987-11-04 JP JP27750687A patent/JPH01120130A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59181841A (ja) * | 1983-03-31 | 1984-10-16 | Nippon Hoso Kyokai <Nhk> | 誤り訂正復号方式 |
| JPS63164533A (ja) * | 1986-12-26 | 1988-07-07 | Oki Electric Ind Co Ltd | 多数決復号化装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6776096B2 (en) | 2001-11-07 | 2004-08-17 | Fuji Photo Film Co., Ltd. | Method for attaching a flexible printing plate to a plate cylinder |
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