JPH0212440A - Ｆｉｆｏ型キャッシュメモリ付メインメモリ装置 - Google Patents
Ｆｉｆｏ型キャッシュメモリ付メインメモリ装置Info
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- JPH0212440A JPH0212440A JP63160935A JP16093588A JPH0212440A JP H0212440 A JPH0212440 A JP H0212440A JP 63160935 A JP63160935 A JP 63160935A JP 16093588 A JP16093588 A JP 16093588A JP H0212440 A JPH0212440 A JP H0212440A
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- main memory
- fifo
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- 238000013500 data storage Methods 0.000 claims abstract description 9
- 108010014691 Lithostathine Proteins 0.000 description 14
- 238000001514 detection method Methods 0.000 description 12
- 238000010586 diagram Methods 0.000 description 7
- 101000581803 Homo sapiens Lithostathine-1-beta Proteins 0.000 description 5
- 102100027338 Lithostathine-1-beta Human genes 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 101000973200 Homo sapiens Nuclear factor 1 C-type Proteins 0.000 description 4
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- 101000973172 Sus scrofa Nuclear factor 1 Proteins 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000012544 monitoring process Methods 0.000 description 2
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- Memory System Of A Hierarchy Structure (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、Ｆｉｒｓｔ−Ｉｎ Ｐｌｒｓｔ−Ｏｕｔ
（以下ＦＩＦＯと称する）型キャッシュメモリ付メ
インメモリ装置、特に書込命令実行時にメインメモリ装
置へのアクセスタイムを高速化したＦＩＦＯ型キャッシ
ュメモリを内蔵するメインメモリ装置に関するものであ
る。
（以下ＦＩＦＯと称する）型キャッシュメモリ付メ
インメモリ装置、特に書込命令実行時にメインメモリ装
置へのアクセスタイムを高速化したＦＩＦＯ型キャッシ
ュメモリを内蔵するメインメモリ装置に関するものであ
る。
［従来の技術］
第２図は従来のキャッシュメモリ装置の構成を示すブロ
ック図であり、図において１００はキャッシュメモリ内
蔵マイクロプロセッサ（マイクロプロセッサは以下ＭＰ
Ｕと称する） 、１５０はシステムバス、２００はメイ
ンメモリ装置、３００はＭＰＵである。またキャッシュ
メモリ内蔵Ｍ Ｐ Ｕ １００は内部Ｍ Ｐ Ｕ ５０
、キャッシュメモリ制御部６０、キャッシュメモリ７０
、及びインタフェース８０により構成され、キャッシュ
メモリ制御部６０はキャッシュタグメモリ６１１コント
ローラ６２、バス監視回路６３を内蔵する。
ック図であり、図において１００はキャッシュメモリ内
蔵マイクロプロセッサ（マイクロプロセッサは以下ＭＰ
Ｕと称する） 、１５０はシステムバス、２００はメイ
ンメモリ装置、３００はＭＰＵである。またキャッシュ
メモリ内蔵Ｍ Ｐ Ｕ １００は内部Ｍ Ｐ Ｕ ５０
、キャッシュメモリ制御部６０、キャッシュメモリ７０
、及びインタフェース８０により構成され、キャッシュ
メモリ制御部６０はキャッシュタグメモリ６１１コント
ローラ６２、バス監視回路６３を内蔵する。
第３図は従来のメインメモリ装置の構成を示すブロック
図であり、図においてＩＡはデータバス、２Ａはアドレ
スバス、３Ａはタグライン、４ＡはデータバスＥｘｃｈ
ａｎｇｅ／Ｄｒｉｖｅ （以下データバスＥＸ／ＤＲと
称する）、６Ａはメインメモリ制御部、７Ａは内部デー
タバス、８Ａは行アドレス／列アドレスバス（以下ＲＡ
Ｓ／ＣＡＳアドレスバスと称する。）９Ａはメインメモ
リ素子ブロック、 １０ＡはアドレスバスＥＸ／ＤＲで
ある。
図であり、図においてＩＡはデータバス、２Ａはアドレ
スバス、３Ａはタグライン、４ＡはデータバスＥｘｃｈ
ａｎｇｅ／Ｄｒｉｖｅ （以下データバスＥＸ／ＤＲと
称する）、６Ａはメインメモリ制御部、７Ａは内部デー
タバス、８Ａは行アドレス／列アドレスバス（以下ＲＡ
Ｓ／ＣＡＳアドレスバスと称する。）９Ａはメインメモ
リ素子ブロック、 １０ＡはアドレスバスＥＸ／ＤＲで
ある。
第２図及び第３図の説明をする。従来メモリ装置の高速
化については種々技術の改良が進められ、それぞれのシ
ステムに最適な方法が採用されてきた。一般に高速メモ
リ素子は高価であり大容量メモリには適さないため、メ
モリの階層化が行われている。例えば高速で小容量のメ
モリをキャッシュメモリ（ｃａｃｈｅ ｒＡｅｍｏｒｙ
Ｓバッファメモリとも呼ばれる）として、最も使用頻度
の高いプログラムとデータを記憶させ、低速で大容量の
メモリをメインメモリとして、次によく使われる部分を
メインメモリに記憶させ、余り使われない部分は大容量
の補助メモリに記憶させる等の方法が採用されている。
化については種々技術の改良が進められ、それぞれのシ
ステムに最適な方法が採用されてきた。一般に高速メモ
リ素子は高価であり大容量メモリには適さないため、メ
モリの階層化が行われている。例えば高速で小容量のメ
モリをキャッシュメモリ（ｃａｃｈｅ ｒＡｅｍｏｒｙ
Ｓバッファメモリとも呼ばれる）として、最も使用頻度
の高いプログラムとデータを記憶させ、低速で大容量の
メモリをメインメモリとして、次によく使われる部分を
メインメモリに記憶させ、余り使われない部分は大容量
の補助メモリに記憶させる等の方法が採用されている。
近年第２図に示すような内部ＭＰＵ５０、キャッシュメ
モリ制御部６０、キャッシュメモリ７０、インタフェー
ス８０を含むキャッシュメモリ内蔵ＭＰ Ｕ ｔｏｏが
開発されている。キャッシュメモリ内蔵Ｍ Ｐ Ｕ １
００はシステムバス１５０を介してメインメモリ装置２
００とＭ Ｐ Ｕ ３００とに結合されている。
モリ制御部６０、キャッシュメモリ７０、インタフェー
ス８０を含むキャッシュメモリ内蔵ＭＰ Ｕ ｔｏｏが
開発されている。キャッシュメモリ内蔵Ｍ Ｐ Ｕ １
００はシステムバス１５０を介してメインメモリ装置２
００とＭ Ｐ Ｕ ３００とに結合されている。
キャッシュメモリ７０とメインメモリ装置２００の一般
的な使用法は、先ずＭ Ｐ Ｕ ３００はプログラムの
実行上必要とされる情報を含むブロック情報をメインメ
モリ装置２００からキャッシュメモリ７０に移す。そし
てＭ Ｐ Ｕ ３００がプログラムを実行するとき、所
要の情報をキャッシュメモリ７０から読出て実行する。
的な使用法は、先ずＭ Ｐ Ｕ ３００はプログラムの
実行上必要とされる情報を含むブロック情報をメインメ
モリ装置２００からキャッシュメモリ７０に移す。そし
てＭ Ｐ Ｕ ３００がプログラムを実行するとき、所
要の情報をキャッシュメモリ７０から読出て実行する。
もし必要な情報がキャッシュメモリ７０に無い場合は、
必要な情報を含むブロックをメインメモリ装置２００か
ら取り出してキャッシュメモリ７０に移すとともにＭ
Ｐ Ｕ ３００で実行する。従ってキャッユメモリ７０
からの情報の読出しは高速で可能である。しかしキャッ
シュメモリ７０内の情報を書き換える場合は、キャッシ
ュメモリ７０とメインメモリ装置２００内の両方の情報
の書き換えが必要となる。メインメモリ装置２０Ｏへの
情報の書き換えは、第３図に示すように書込データをデ
ータバスＩＡに、書込アドレスをアドレスバス２Ａに、
書込制御信号をタグライン３Ａにそれぞれ供給すること
により、メインメモリ素子ブロック９Ａへの書込動作が
行われる。
必要な情報を含むブロックをメインメモリ装置２００か
ら取り出してキャッシュメモリ７０に移すとともにＭ
Ｐ Ｕ ３００で実行する。従ってキャッユメモリ７０
からの情報の読出しは高速で可能である。しかしキャッ
シュメモリ７０内の情報を書き換える場合は、キャッシ
ュメモリ７０とメインメモリ装置２００内の両方の情報
の書き換えが必要となる。メインメモリ装置２０Ｏへの
情報の書き換えは、第３図に示すように書込データをデ
ータバスＩＡに、書込アドレスをアドレスバス２Ａに、
書込制御信号をタグライン３Ａにそれぞれ供給すること
により、メインメモリ素子ブロック９Ａへの書込動作が
行われる。
［発明が解決しようとする課題］
上記のような従来のキャッシュメモリとメインメモリの
両メモリを設けた場合においては、キャッシュメモリへ
の書込命令実行時に、キャッシュメモリへの情報の書き
換えと同時にメインメモリへの情報の書き換えも必要と
している。これは他の入出力装置等がダイレクトメモリ
アクセス（ＤＭＡ）方式等によりメインメモリにアクセ
スした場合にメインメモリから正しい情報を読出せるよ
うにするため必要である。従ってキャッシュメモリへの
書込命令の実行時に、書込所要時間が多くなり、書込動
作が遅いという問題があった。
両メモリを設けた場合においては、キャッシュメモリへ
の書込命令実行時に、キャッシュメモリへの情報の書き
換えと同時にメインメモリへの情報の書き換えも必要と
している。これは他の入出力装置等がダイレクトメモリ
アクセス（ＤＭＡ）方式等によりメインメモリにアクセ
スした場合にメインメモリから正しい情報を読出せるよ
うにするため必要である。従ってキャッシュメモリへの
書込命令の実行時に、書込所要時間が多くなり、書込動
作が遅いという問題があった。
この発明はかかる問題点を解決するためになされたもの
で、キャッシュメモリに書込命令を実行するときに書込
所要時間が少くてすむＦＩＦＯ型キャッシュメモリ付メ
インメモリ装置を得ることを目的とする。
で、キャッシュメモリに書込命令を実行するときに書込
所要時間が少くてすむＦＩＦＯ型キャッシュメモリ付メ
インメモリ装置を得ることを目的とする。
［課題を解決するための手段］
この発明に係るＦＩＦＯ型キャッシュメモリ付メインメ
モリ装置は、メイン記憶部とＦＩＦＯ型キャッシュメモ
リとを有するメインメモリ装置において、前記ＦＩＦＯ
型キャッシュメモリはメイン記憶部への書込データを一
時記憶する少くとも１段以上のＦＩＦＯ型デー少データ
記憶部記書込データに対応したアドレスデータを一時記
憶する少くとも１段以上のＦＩＦＯ型アドレアドレス記
憶部とを有しまた外部よりメインメモリ装置に書込命令
が実行されたとき、入力される書込データとアドレスデ
ータをそれぞれ前記ＦＩＦＯ型デー少データ記憶部ＦＯ
型アドレアドレス記憶部記憶させた後、メインメモリ装
置が外部よりアクセスされていないときに前記一時記憶
された書込データとアドレスデータを取り出し、メイン
記憶部へのデータ書込制御を行う書込制御手段と、外部
よりメインメモリ装置へ読出し命令が実行されたとき、
読出しを要するデータがメイン記憶部への書込未了デー
タとして前記ＦＩＦＯ型デー少データ記憶部するかを判
断し、存在する場合はＦＩＦＯ型デー少データ記憶部存
在しない場合はメイン記憶部より、前記読出しを要する
データの読出制御を行う読出制御手段とを備えたもので
ある。
モリ装置は、メイン記憶部とＦＩＦＯ型キャッシュメモ
リとを有するメインメモリ装置において、前記ＦＩＦＯ
型キャッシュメモリはメイン記憶部への書込データを一
時記憶する少くとも１段以上のＦＩＦＯ型デー少データ
記憶部記書込データに対応したアドレスデータを一時記
憶する少くとも１段以上のＦＩＦＯ型アドレアドレス記
憶部とを有しまた外部よりメインメモリ装置に書込命令
が実行されたとき、入力される書込データとアドレスデ
ータをそれぞれ前記ＦＩＦＯ型デー少データ記憶部ＦＯ
型アドレアドレス記憶部記憶させた後、メインメモリ装
置が外部よりアクセスされていないときに前記一時記憶
された書込データとアドレスデータを取り出し、メイン
記憶部へのデータ書込制御を行う書込制御手段と、外部
よりメインメモリ装置へ読出し命令が実行されたとき、
読出しを要するデータがメイン記憶部への書込未了デー
タとして前記ＦＩＦＯ型デー少データ記憶部するかを判
断し、存在する場合はＦＩＦＯ型デー少データ記憶部存
在しない場合はメイン記憶部より、前記読出しを要する
データの読出制御を行う読出制御手段とを備えたもので
ある。
［作用］
この発明においては、メインメモリ装置にメイン記憶部
のほかにＦＩＦＯ型キャッシュメモリを設け、該ＦＩＦ
Ｏ型キャッシュメモリはメイン記憶部への書込データを
一時記憶するＦＩＦＯ型デー少データ記憶部記書込デー
タに対応したアドレスデータを一時記憶するＦＩＦＯ型
アドレアドレス記憶部する。そしてメインメモリ装置に
書込命令を実行するときは、入力される書込データとア
ドレスデータを高速で前記ＦＩＦＯ型デー少データ記憶
部ＦＯ型アドレアドレス記憶部み一時記憶する。そして
メインメモリ装置が外部よりアクセスされていないとき
に前記ＦＩＦＯ型キャッシュメモリに一時記憶されたデ
ータを逐次メイン記憶部に書込む。従ってデータ書込時
のメインメモリ装置へのアクセスタイムは高速化される
。
のほかにＦＩＦＯ型キャッシュメモリを設け、該ＦＩＦ
Ｏ型キャッシュメモリはメイン記憶部への書込データを
一時記憶するＦＩＦＯ型デー少データ記憶部記書込デー
タに対応したアドレスデータを一時記憶するＦＩＦＯ型
アドレアドレス記憶部する。そしてメインメモリ装置に
書込命令を実行するときは、入力される書込データとア
ドレスデータを高速で前記ＦＩＦＯ型デー少データ記憶
部ＦＯ型アドレアドレス記憶部み一時記憶する。そして
メインメモリ装置が外部よりアクセスされていないとき
に前記ＦＩＦＯ型キャッシュメモリに一時記憶されたデ
ータを逐次メイン記憶部に書込む。従ってデータ書込時
のメインメモリ装置へのアクセスタイムは高速化される
。
またメインメモリ装置への読出し命令が実行されたとき
は、読出しを要するデータが前記ＦＩＦＯ型記憶部にま
だメイン記憶部へ書込が完了していないデータとして存
在するかを判断し、存在する場合はＦＩＦＯ型記憶部よ
り、存在しない場合はメイン記憶部より、前記読出しを
要するデータの読出しを行う。従ってメイン記憶部から
データの書き換えが未了のデータを誤って読出すことは
ない。
は、読出しを要するデータが前記ＦＩＦＯ型記憶部にま
だメイン記憶部へ書込が完了していないデータとして存
在するかを判断し、存在する場合はＦＩＦＯ型記憶部よ
り、存在しない場合はメイン記憶部より、前記読出しを
要するデータの読出しを行う。従ってメイン記憶部から
データの書き換えが未了のデータを誤って読出すことは
ない。
［実施例］
第１図は本発明のＦＩＦＯ型キャッシュメモリ付メイン
メモリ装置のブロック図であり、１はデータバス、２は
アドレスバス、３はタグライン、４はデータバスＥＸ／
ＤＲ，５はアドレスバスＤＲ，６はメインメモリ制御部
、７は内部データバス、８はＲＡＳ／ＣＡＳアドレスバ
ス、９はメインメモリ素子ブロック、１０はアドレスバ
スＥＸ／ＤＲＳ１１は内部アドレスバス、１２はＦＩＦ
Ｏコントロール、１３．１４．１５はそれぞれ＃ Ｉ
Ｆ Ｉ Ｆ、０ＤＡＴＡ ＲＥＧ、＃２ＦＩＦＯＤＡ
ＴＡ ＲＥＧ、＃ＮＦＩＦＯＤＡＴＡ ＲＥＧ、１
Ｂ、１７．１８はそれぞれ＃ＩＦＩＦＯＡＤＤ ＲＥ
Ｇ、＃２ＦＩＦＯＡＤＤ ＲＥＧ、＃ＮＦＩＦＯＡＤ
Ｄ ＲＥＧ、１９．２０．２１はそれぞれ＃１一致回
路、＃２一致回路、＃Ｎ一致回路、２２は一致検出回路
、２３はエンコーダ、２４はセレクタ、２５はＦｌＦＯ
データバスである。
メモリ装置のブロック図であり、１はデータバス、２は
アドレスバス、３はタグライン、４はデータバスＥＸ／
ＤＲ，５はアドレスバスＤＲ，６はメインメモリ制御部
、７は内部データバス、８はＲＡＳ／ＣＡＳアドレスバ
ス、９はメインメモリ素子ブロック、１０はアドレスバ
スＥＸ／ＤＲＳ１１は内部アドレスバス、１２はＦＩＦ
Ｏコントロール、１３．１４．１５はそれぞれ＃ Ｉ
Ｆ Ｉ Ｆ、０ＤＡＴＡ ＲＥＧ、＃２ＦＩＦＯＤＡ
ＴＡ ＲＥＧ、＃ＮＦＩＦＯＤＡＴＡ ＲＥＧ、１
Ｂ、１７．１８はそれぞれ＃ＩＦＩＦＯＡＤＤ ＲＥ
Ｇ、＃２ＦＩＦＯＡＤＤ ＲＥＧ、＃ＮＦＩＦＯＡＤ
Ｄ ＲＥＧ、１９．２０．２１はそれぞれ＃１一致回
路、＃２一致回路、＃Ｎ一致回路、２２は一致検出回路
、２３はエンコーダ、２４はセレクタ、２５はＦｌＦＯ
データバスである。
第１図の動作を説明する。ＭＰＵ又は入出力装置はデー
タバス１、アドレスバス２、タグライン３を介してそれ
ぞれの情報を第１図のメインメモリ装置へ送出する。メ
インメモリ装置では、データバス１の情報はデータバス
ＥＸ／ＤＲ４を介して内部データバス４に情報を送出し
、アドレスバス２の情報はアドレスバスＤＲ５を介して
内部アドレスバス１１に情報を送出し、さらにこの内部
アドレスバス１１の情報をアドレスバスＥＸ／ＤＲＩＯ
を介してＲＡＳ／ＣＡＳアドレスバス８に行／列アドレ
ス情報を供給する。メインメモリ制御部６はタグライン
３から入力された情報により以下に述べる各種の制御を
行う。メインメモリ素子ブロック９へは内部データバス
７を介したデータ情報と、ＲＡＳ／ＣＡＳアドレスバス
を介したアドレス情報と、メインメモリ制御部６より供
給されるチップセレクト信号、ＲＡＳ／ＣＡＳライトイ
ネーブル信号とが入力され、メインメモリ素子ブロック
９への情報の書込みと読出しが行われる。本発明の特徴
とするＦＩＦＯメモリーの第１段目ハデータ部の＃ＩＦ
ＩＦＯＤＡＴＡ ＲＥＧｌＢとアドレス部の＃ＩＦＩ
ＦＯＡＤＤ ＲＥＧｌＢにより構成される。＃ＩＦＩ
ＦＯＤＡＴＡ ＲＥＧｌＢは内部データバス７より入
力されるデータ情報を一時記憶し、出力信号は＃２ＦＩ
ＦＯＤＡＴＡ ＲＥＧ１４とセレタク２４に供給する
。＃ＩＦＩＦＯＡＤＤ ＲＥＧｌＢは内部アドレスバ
ス１１より入力されるアドレス情報を一時記憶し、出力
信号を＃２ＦＩＦＯＡＤＤ ＲＥＧ１７と＃１−致回
路１９に供給する。＃２ＦＩＦＯＤＡＴＡＲＥ Ｇ １
４は前段の＃ＩＦＩＦＯＤＡＴＡ ＲＥＧｌＢより入
力されるデータ情報を一時記憶し、出力信号を後段の＃
３ＦＩＦＯＤＡＴＡ ＲＥＧとセレクタ２４に供給す
る。＃２ＦＩＦＯＡＤＤＲＥ Ｇ １７は前段の＃ＩＦ
ＩＦＯＡＤＤ ＲＥＧｌＢから入力されるアドレス情
報を一時記憶し、出力信号を＃３ＦＩＦＯＡＤＤ Ｒ
ＥＧと＃２−致回路２０に供給する。以下同様にこの信
号供給方法を繰り返し、最終段のＩＮＦＩＦＯＤＡＴＡ
ＲＥ Ｇ １５はセレクタ２４に、ＩＮＦＩＦＯＡＤＤ
ＲＥ Ｇ １８は＃Ｎ一致回路２１と内部アドレスバス
１１にそれぞれ出力信号を供給する。＃１一致回路１９
は＃ＩＦＩＦＯＡＤＤ ＲＥＧｌＢから入力されるア
ドレス情報と内部アドレスバス１１から入力されるアド
レス情報の一致を検出する回路で、両者の情報が一致し
たときに出力信号を一致検出回路２２とエンコーダ２３
に供給する。以下同様に＃２−致回路２０から＃Ｎ一致
回路２１まで、各段のＦＩＦＯＡＤＤＲＥＧと内部アド
レスバス１１との情報比較を行って、両者の情報が一致
したとき出力信号をそれぞれ一致検出回路２２とエンコ
ーダ２３に供給する。一致検出回路２２は＃１一致回路
１９から＃Ｎ一致回路２１までのいずれかの回路から入
力信号があると出力信号をメインメモリ制御部６に供給
する。エンコーダ２３は＃１一致回路１９乃至＃Ｎ−致
回路２１から入力される信号が何番目の一致回路からの
入力信号であるかを検出し、この検出した数値を符号化
したＦＩＦＯセレクト信号を発生し、このＦＩＦＯセレ
クト信号をセレクタ２４に供給する。セレクタ２４はエ
ンコーダ２３より入力されるこのＦＩＦＯセレクト信号
により＃ＩＦＩＦＯＤＡＴＡ ＲＥＧｌＢ乃至ＩＮＦ
ＩＦＯＤＡＴＡＲＥ Ｇ １５から前記一致したアドレ
ス情報に対応したいずれか１つのＦＩＦＯＤＡＴＡ
ＲＥＧを選択し、該選択されたＦＩＦＯＤＡＴＡ Ｒ
ＥＧからの情報をＦＩＦＯデータバス２５を介して内部
データバス７に供給する。また読出しの場合は、この情
報を内部データバス７からさらにデータバスＥＸ／ＤＲ
４を介してデータバス１に供給する。
タバス１、アドレスバス２、タグライン３を介してそれ
ぞれの情報を第１図のメインメモリ装置へ送出する。メ
インメモリ装置では、データバス１の情報はデータバス
ＥＸ／ＤＲ４を介して内部データバス４に情報を送出し
、アドレスバス２の情報はアドレスバスＤＲ５を介して
内部アドレスバス１１に情報を送出し、さらにこの内部
アドレスバス１１の情報をアドレスバスＥＸ／ＤＲＩＯ
を介してＲＡＳ／ＣＡＳアドレスバス８に行／列アドレ
ス情報を供給する。メインメモリ制御部６はタグライン
３から入力された情報により以下に述べる各種の制御を
行う。メインメモリ素子ブロック９へは内部データバス
７を介したデータ情報と、ＲＡＳ／ＣＡＳアドレスバス
を介したアドレス情報と、メインメモリ制御部６より供
給されるチップセレクト信号、ＲＡＳ／ＣＡＳライトイ
ネーブル信号とが入力され、メインメモリ素子ブロック
９への情報の書込みと読出しが行われる。本発明の特徴
とするＦＩＦＯメモリーの第１段目ハデータ部の＃ＩＦ
ＩＦＯＤＡＴＡ ＲＥＧｌＢとアドレス部の＃ＩＦＩ
ＦＯＡＤＤ ＲＥＧｌＢにより構成される。＃ＩＦＩ
ＦＯＤＡＴＡ ＲＥＧｌＢは内部データバス７より入
力されるデータ情報を一時記憶し、出力信号は＃２ＦＩ
ＦＯＤＡＴＡ ＲＥＧ１４とセレタク２４に供給する
。＃ＩＦＩＦＯＡＤＤ ＲＥＧｌＢは内部アドレスバ
ス１１より入力されるアドレス情報を一時記憶し、出力
信号を＃２ＦＩＦＯＡＤＤ ＲＥＧ１７と＃１−致回
路１９に供給する。＃２ＦＩＦＯＤＡＴＡＲＥ Ｇ １
４は前段の＃ＩＦＩＦＯＤＡＴＡ ＲＥＧｌＢより入
力されるデータ情報を一時記憶し、出力信号を後段の＃
３ＦＩＦＯＤＡＴＡ ＲＥＧとセレクタ２４に供給す
る。＃２ＦＩＦＯＡＤＤＲＥ Ｇ １７は前段の＃ＩＦ
ＩＦＯＡＤＤ ＲＥＧｌＢから入力されるアドレス情
報を一時記憶し、出力信号を＃３ＦＩＦＯＡＤＤ Ｒ
ＥＧと＃２−致回路２０に供給する。以下同様にこの信
号供給方法を繰り返し、最終段のＩＮＦＩＦＯＤＡＴＡ
ＲＥ Ｇ １５はセレクタ２４に、ＩＮＦＩＦＯＡＤＤ
ＲＥ Ｇ １８は＃Ｎ一致回路２１と内部アドレスバス
１１にそれぞれ出力信号を供給する。＃１一致回路１９
は＃ＩＦＩＦＯＡＤＤ ＲＥＧｌＢから入力されるア
ドレス情報と内部アドレスバス１１から入力されるアド
レス情報の一致を検出する回路で、両者の情報が一致し
たときに出力信号を一致検出回路２２とエンコーダ２３
に供給する。以下同様に＃２−致回路２０から＃Ｎ一致
回路２１まで、各段のＦＩＦＯＡＤＤＲＥＧと内部アド
レスバス１１との情報比較を行って、両者の情報が一致
したとき出力信号をそれぞれ一致検出回路２２とエンコ
ーダ２３に供給する。一致検出回路２２は＃１一致回路
１９から＃Ｎ一致回路２１までのいずれかの回路から入
力信号があると出力信号をメインメモリ制御部６に供給
する。エンコーダ２３は＃１一致回路１９乃至＃Ｎ−致
回路２１から入力される信号が何番目の一致回路からの
入力信号であるかを検出し、この検出した数値を符号化
したＦＩＦＯセレクト信号を発生し、このＦＩＦＯセレ
クト信号をセレクタ２４に供給する。セレクタ２４はエ
ンコーダ２３より入力されるこのＦＩＦＯセレクト信号
により＃ＩＦＩＦＯＤＡＴＡ ＲＥＧｌＢ乃至ＩＮＦ
ＩＦＯＤＡＴＡＲＥ Ｇ １５から前記一致したアドレ
ス情報に対応したいずれか１つのＦＩＦＯＤＡＴＡ
ＲＥＧを選択し、該選択されたＦＩＦＯＤＡＴＡ Ｒ
ＥＧからの情報をＦＩＦＯデータバス２５を介して内部
データバス７に供給する。また読出しの場合は、この情
報を内部データバス７からさらにデータバスＥＸ／ＤＲ
４を介してデータバス１に供給する。
ＦＩＦＯコントロール１２は各段のＦＩＦＯの空き具合
により、各段のＦＩＦＯＤＡＴＡ ＲＥＧとＦＩＦＯ
ＡＤＤ ＲＥＧ、への情報シフト及びメインメモリ素
子ブロック９への情報書込動作をコントロールする回路
である。
により、各段のＦＩＦＯＤＡＴＡ ＲＥＧとＦＩＦＯ
ＡＤＤ ＲＥＧ、への情報シフト及びメインメモリ素
子ブロック９への情報書込動作をコントロールする回路
である。
次に書込み動作について説明する。本メインメモリ装置
に情報書込みを行う場合は、先ず書込み命令が実行され
ると、タグライン３からメインメモリ制御部６に書込み
命令が伝達される。メインメモリ制御部６はＦＩＦＯコ
ントロール１２にこの書込命令を伝達する。ＦＩＦＯコ
ントロール１２は第１段目のＦＩＦＯメモリが空いてい
ると、内部データバス７から＃ＩＦＩＦＯＤＡＴＡ
ＲＥＧｌＢにデータ情報を格納し、同時に内部アドレス
バス１１から＃ＩＦＩＦＯＡＤＤ ＲＥＧｌＢにアド
レス情報を格納する。第２段目のＦＩＦＯメモリも空い
ていると、ＦＩＦＯコントロール１２は第１段目のＦＩ
ＦＯメそりにセットしたデータ及びアドレスの情報を第
２段目のＦＩＦＯメモリである＃２ＦＩＦＯＤＡＴＡ
ＲＥＧ１４及び＃２ＦＩＦＯＡＤＤ ＲＥＧ１７に
シフトする。以下このシフト動作を繰り返してＮ段目の
ＦＩＦＯメモリーにデータ及びアドレス情報がシフトさ
れると、ＦＩＦＯコントロール１２はメインメモリ制御
部６にその旨伝達する。メインメモリ制御部６は、シス
テムバスから本メインメモリ装置にアクセスがない場合
は、＃ＮＦ Ｉ ＦＯＡＤＤ ＲＥＧ１８からのアド
レス情報を内部アドレスバス１１に送出させ、同時にア
ドレスバスＥＸ／ＤＲＩＯを駆動し、該アドレスバスＥ
Ｘ／ＤＲＩＯよりＲＡＳ／ＣＡＳアドレスバス８を介し
てＲＡＳ／ＣＡＳアドレス情報をメインメモリ素子ブロ
ック９に供給する。
に情報書込みを行う場合は、先ず書込み命令が実行され
ると、タグライン３からメインメモリ制御部６に書込み
命令が伝達される。メインメモリ制御部６はＦＩＦＯコ
ントロール１２にこの書込命令を伝達する。ＦＩＦＯコ
ントロール１２は第１段目のＦＩＦＯメモリが空いてい
ると、内部データバス７から＃ＩＦＩＦＯＤＡＴＡ
ＲＥＧｌＢにデータ情報を格納し、同時に内部アドレス
バス１１から＃ＩＦＩＦＯＡＤＤ ＲＥＧｌＢにアド
レス情報を格納する。第２段目のＦＩＦＯメモリも空い
ていると、ＦＩＦＯコントロール１２は第１段目のＦＩ
ＦＯメそりにセットしたデータ及びアドレスの情報を第
２段目のＦＩＦＯメモリである＃２ＦＩＦＯＤＡＴＡ
ＲＥＧ１４及び＃２ＦＩＦＯＡＤＤ ＲＥＧ１７に
シフトする。以下このシフト動作を繰り返してＮ段目の
ＦＩＦＯメモリーにデータ及びアドレス情報がシフトさ
れると、ＦＩＦＯコントロール１２はメインメモリ制御
部６にその旨伝達する。メインメモリ制御部６は、シス
テムバスから本メインメモリ装置にアクセスがない場合
は、＃ＮＦ Ｉ ＦＯＡＤＤ ＲＥＧ１８からのアド
レス情報を内部アドレスバス１１に送出させ、同時にア
ドレスバスＥＸ／ＤＲＩＯを駆動し、該アドレスバスＥ
Ｘ／ＤＲＩＯよりＲＡＳ／ＣＡＳアドレスバス８を介し
てＲＡＳ／ＣＡＳアドレス情報をメインメモリ素子ブロ
ック９に供給する。
また＃ＮＦＩＦＯＤＡＴＡ ＲＥＧ１５のデータ情報
は、＃Ｎ一致回路２１から出力される一致信号がエンコ
ーダ２３を介してセレクタ２５に＃ＮＦ Ｉ ＦＯＲＥ
Ｇセレクト信号として供給される結果、セレクタ２４に
より選択出力され、Ｆ！ＦＯデータバス２５から内部デ
ータバス７を介してメインメモリ素子ブロック９に供給
される。メインメモリ素子ブロック９にＲＡＳ／ＣＡＳ
アドレス情報とデータ情報が供給されるとメインメモリ
制御部６はチップセレクト信号及びＲＡＳ／ＣＡＳライ
トイネーブル信号をメインメモリ素子ブロック９に供給
し書込動作を行う。なおＮ段目のＦＩＦＯメモリに情報
がシフトされても、メインメモリ素子ブロック９が読出
し動作中は待機し、読出し動作が終了後に、上記書込動
作を行う。
は、＃Ｎ一致回路２１から出力される一致信号がエンコ
ーダ２３を介してセレクタ２５に＃ＮＦ Ｉ ＦＯＲＥ
Ｇセレクト信号として供給される結果、セレクタ２４に
より選択出力され、Ｆ！ＦＯデータバス２５から内部デ
ータバス７を介してメインメモリ素子ブロック９に供給
される。メインメモリ素子ブロック９にＲＡＳ／ＣＡＳ
アドレス情報とデータ情報が供給されるとメインメモリ
制御部６はチップセレクト信号及びＲＡＳ／ＣＡＳライ
トイネーブル信号をメインメモリ素子ブロック９に供給
し書込動作を行う。なおＮ段目のＦＩＦＯメモリに情報
がシフトされても、メインメモリ素子ブロック９が読出
し動作中は待機し、読出し動作が終了後に、上記書込動
作を行う。
最後に読出し動作について説明する。システムバスより
本メインメモリ装置に読出し命令が実行された場合は、
先ずＦＩＦＯメモリにまだ書込むべき情報が残っている
かどうかのチエツクが必要である。読出し命令はタグラ
イン３からメインメモリ制御部６に伝達され、メインメ
モリ制御部６はＦＩＦＯコントロール１２からの情報に
よりＦＩＦＯメモリに書込むべき情報が残っているかど
うかを判断する。同時にアドレスバス２からアドレスバ
スＤＲ５を介して内部アドレスバス１１に送出されたア
ドレス情報を＃１一致回路１９乃至＃Ｎ−致回路２１に
供給し、前記Ｎ個の一致回路の比較結果を総合的に判別
する一致検出回路２２が一致検出信号の有無を検査する
。もし一致検出回路２２が一致検出信号を出力すると、
この一致検出信号はメインメモリ制御部６に伝達され、
メインメモリ制御部６はメインメモリ素子ブロック９か
らの読出動作を中止する。そしてエンコーダ２３から供
給されるＰＩＦＯＲＥＧセレクト信号によって、セレク
タ２４が＃ＩＦＩＦＯＤＡＴＡ ＲＥＧ１３乃至＃Ｎ
ＦＩＦＯＤＡＴＡ ＲＥＧ１５から選択出力するデー
タ情報をＦＩＦＯデータバス２５、内部データバス７、
データバスＥＸ／ＤＲ４を介してデータバス１に出力す
る。またＦＩＦＯメモリに書込むべき情報が残っていな
い場合及び書込むべき情報が残っていても一致検出回路
２２から一致検出信号が出力されない場合はメインメモ
リ素子ブロック９から通常の情報読出しを行えばよい。
本メインメモリ装置に読出し命令が実行された場合は、
先ずＦＩＦＯメモリにまだ書込むべき情報が残っている
かどうかのチエツクが必要である。読出し命令はタグラ
イン３からメインメモリ制御部６に伝達され、メインメ
モリ制御部６はＦＩＦＯコントロール１２からの情報に
よりＦＩＦＯメモリに書込むべき情報が残っているかど
うかを判断する。同時にアドレスバス２からアドレスバ
スＤＲ５を介して内部アドレスバス１１に送出されたア
ドレス情報を＃１一致回路１９乃至＃Ｎ−致回路２１に
供給し、前記Ｎ個の一致回路の比較結果を総合的に判別
する一致検出回路２２が一致検出信号の有無を検査する
。もし一致検出回路２２が一致検出信号を出力すると、
この一致検出信号はメインメモリ制御部６に伝達され、
メインメモリ制御部６はメインメモリ素子ブロック９か
らの読出動作を中止する。そしてエンコーダ２３から供
給されるＰＩＦＯＲＥＧセレクト信号によって、セレク
タ２４が＃ＩＦＩＦＯＤＡＴＡ ＲＥＧ１３乃至＃Ｎ
ＦＩＦＯＤＡＴＡ ＲＥＧ１５から選択出力するデー
タ情報をＦＩＦＯデータバス２５、内部データバス７、
データバスＥＸ／ＤＲ４を介してデータバス１に出力す
る。またＦＩＦＯメモリに書込むべき情報が残っていな
い場合及び書込むべき情報が残っていても一致検出回路
２２から一致検出信号が出力されない場合はメインメモ
リ素子ブロック９から通常の情報読出しを行えばよい。
この場合はアドレスバス２からアドレスＤＲ５、内部ア
ドレスバス１１、アドレスバスＥＸ／ＤＲＩＯ１ＲＡＳ
／ＣＡＳアドレスバス８を介してメインメモリ素子ブロ
ック９に供給されるＲＡＳ／ＣＡＳアドレス情報と、メ
インメモリ制御部６からメインメモリ素子ブロック９に
供給されるチップセレクト信号により、メインメモリ素
子ブロック９の指定アドレスから読出した情報を内部デ
ータバス７、データバスＥＸ／ＤＲ４を介してデータバ
ス１に出力すればよい。
ドレスバス１１、アドレスバスＥＸ／ＤＲＩＯ１ＲＡＳ
／ＣＡＳアドレスバス８を介してメインメモリ素子ブロ
ック９に供給されるＲＡＳ／ＣＡＳアドレス情報と、メ
インメモリ制御部６からメインメモリ素子ブロック９に
供給されるチップセレクト信号により、メインメモリ素
子ブロック９の指定アドレスから読出した情報を内部デ
ータバス７、データバスＥＸ／ＤＲ４を介してデータバ
ス１に出力すればよい。
［発明の効果］
以上のようにこの発明によれば、メインメモリ装置内に
高速のＦＩＦＯ型キャッシュメモリを設け、プロセッサ
または入出力装置から書込命令実行時にＦＩＦＯ型キャ
ッシュメモリに高速でアクセスすることができる。また
ＦＩＦＯ型キヤ・ソシュメモリからメイン記憶部にデー
タの書込が未了のときも指定されたデータを正しく且つ
高速で読出すことができる。従ってこのメインメモリ装
置を組込んだシステム全体のスルーブツトが高速化でき
るという効果が得られている。
高速のＦＩＦＯ型キャッシュメモリを設け、プロセッサ
または入出力装置から書込命令実行時にＦＩＦＯ型キャ
ッシュメモリに高速でアクセスすることができる。また
ＦＩＦＯ型キヤ・ソシュメモリからメイン記憶部にデー
タの書込が未了のときも指定されたデータを正しく且つ
高速で読出すことができる。従ってこのメインメモリ装
置を組込んだシステム全体のスルーブツトが高速化でき
るという効果が得られている。
第１図は本発明のキャッシュメモリ付メインメモリ装置
のブロック図、第２図は従来のキャッシュメモリ装置の
構成を示すブロック図、第３図は従来のメインメモリ装
置の構成を示すブロック図である。 図において１、ＩＡはデータバス、２．２人はアドレス
バス、３．３Ａはタグライン、４．４ＡはデータバスＥ
Ｘ／ＤＲ，５はアドレスバスＤＲ。 ６．６Ａはメインメモリ制御部、７．７Ａは内部データ
バス、８．８ＡはＲＡＳ／ＣＡＳアドレスバス、９．９
Ａはメインメモリ素子ブロック、１０、！ＯＡはアドレ
スバスＥＸ／ＤＲ，１１は内部アドレスバス、１２はＦ
ＩＦＯコントロール、１３．〜１５は＃１〜＃ＮＦ Ｉ
ＦＯＤＡＴＡ ＲＥＧ、１８〜１Ｂは＃１〜＃ＮＦ
Ｉ ＦＯＡＤＤ ＲＥＧ、１９〜２１は＃１〜＃Ｎ
一致回路、２２は一致検出回路、２３はエンコーダ、２
４はセレクタ、２５はＦＩＦＯデータバス、５０は内部
ＭＰＵ５８０はキャッシュメモリ制御部、６１はキャッ
シュタグメモリ、８２はコントローラ、６３はバス監視
回路、７０はキャッシュメモリ、８０はインタフェース
、１００はキャッシュメモリ内蔵マイクロプロセッサ、
１５０はシステムバス、２００はメインメモリ装置、３
００はＭＰＵである。 従来のメインメモリ校貴の構成を示すブロック図第３図
のブロック図、第２図は従来のキャッシュメモリ装置の
構成を示すブロック図、第３図は従来のメインメモリ装
置の構成を示すブロック図である。 図において１、ＩＡはデータバス、２．２人はアドレス
バス、３．３Ａはタグライン、４．４ＡはデータバスＥ
Ｘ／ＤＲ，５はアドレスバスＤＲ。 ６．６Ａはメインメモリ制御部、７．７Ａは内部データ
バス、８．８ＡはＲＡＳ／ＣＡＳアドレスバス、９．９
Ａはメインメモリ素子ブロック、１０、！ＯＡはアドレ
スバスＥＸ／ＤＲ，１１は内部アドレスバス、１２はＦ
ＩＦＯコントロール、１３．〜１５は＃１〜＃ＮＦ Ｉ
ＦＯＤＡＴＡ ＲＥＧ、１８〜１Ｂは＃１〜＃ＮＦ
Ｉ ＦＯＡＤＤ ＲＥＧ、１９〜２１は＃１〜＃Ｎ
一致回路、２２は一致検出回路、２３はエンコーダ、２
４はセレクタ、２５はＦＩＦＯデータバス、５０は内部
ＭＰＵ５８０はキャッシュメモリ制御部、６１はキャッ
シュタグメモリ、８２はコントローラ、６３はバス監視
回路、７０はキャッシュメモリ、８０はインタフェース
、１００はキャッシュメモリ内蔵マイクロプロセッサ、
１５０はシステムバス、２００はメインメモリ装置、３
００はＭＰＵである。 従来のメインメモリ校貴の構成を示すブロック図第３図
Claims (1)
- 【特許請求の範囲】 メイン記憶部とＦＩＦＯ（ファストイン、ファストアウ
ト）型キャッシュメモリとを有するメインメモリ装置に
おいて、 前記ＦＩＦＯ型キャッシュメモリはメイン記憶部への書
込データを一時記憶する少くとも１段以上のＦＩＦＯ型
データ記憶部と、前記書込データに対応したアドレスデ
ータを一時記憶する少くとも１段以上のＦＩＦＯ型アド
レス記憶部とを有しまた外部よりメインメモリ装置に書
込命令が実行されたとき、入力される書込データとアド
レスデータをそれぞれ前記ＦＩＦＯ型データ記憶部とＦ
ＩＦＯ型アドレス記憶部に一時記憶させた後、メインメ
モリ装置が外部よりアクセスされていないときに前記一
時記憶された書込データとアドレスデータを取り出し、
メイン記憶部へのデータ書込制御を行う書込制御手段と
、 外部よりメインメモリ装置へ読出し命令が実行されたと
き、読出しを要するデータがメイン記憶部への書込未了
データとして前記ＦＩＦＯ型データ記憶部に存在するか
を判断し、存在する場合はＦＩＦＯ型データ記憶部より
、存在しない場合はメイン記憶部より、前記読出しを要
するデータの読出制御を行う読出制御手段とを備えたこ
とを特徴とするＦＩＦＯ型キャッシュメモリ付メインメ
モリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63160935A JPH0212440A (ja) | 1988-06-30 | 1988-06-30 | Ｆｉｆｏ型キャッシュメモリ付メインメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63160935A JPH0212440A (ja) | 1988-06-30 | 1988-06-30 | Ｆｉｆｏ型キャッシュメモリ付メインメモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0212440A true JPH0212440A (ja) | 1990-01-17 |
Family
ID=15725420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63160935A Pending JPH0212440A (ja) | 1988-06-30 | 1988-06-30 | Ｆｉｆｏ型キャッシュメモリ付メインメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0212440A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011238261A (ja) * | 2004-10-27 | 2011-11-24 | Sony Corp | 記憶装置および情報処理システム |
| US8554982B2 (en) | 2004-10-27 | 2013-10-08 | Sony Corporation | Storage device and information processing system |
-
1988
- 1988-06-30 JP JP63160935A patent/JPH0212440A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011238261A (ja) * | 2004-10-27 | 2011-11-24 | Sony Corp | 記憶装置および情報処理システム |
| US8554982B2 (en) | 2004-10-27 | 2013-10-08 | Sony Corporation | Storage device and information processing system |
| US8904096B2 (en) | 2004-10-27 | 2014-12-02 | Sony Corporation | Storage device and information processing system |
| US9317424B2 (en) | 2004-10-27 | 2016-04-19 | Sony Corporation | Storage device and information processing system |
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