JPH0212510A - クロック位相差調整システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 挾」υＥ！ 本発明はクロック位相差調整システムに間し、特に一つ
のクロックパルスが異なるユニットに分配された場合に
おける分配先での複数のクロックパルスの位相差を調整
するクロック位相差調整システムに関する。

良嵐韮韮 従来、−個の発振器から出力されたクロックパルスが各
ユニットへ分配される時、発振器から各ユニットへのク
ロック信号線の線長め差や負荷の違いによって各ユニッ
トへの伝達時間が異なっていた。そのため、各ユニット
間のクロックパルスの位相差を調整する場合、クロック
パルスの位相差をシンクロスコープ等の測定器で比較し
、装置の電源を一旦切断した上でクロック分配のｔＲ能
を持つ回路を人手で調整していた。

また、自動的に位相差を調整する方法ら考えられていた
。それは、２つのクロックパルスの位相を比較していず
れの位相が進んでいるのかを検出し、２つのクロックパ
ルスのうちの一方のクロッり分配路中に設けられたデイ
レイ調整回路による遅延時間を変更することで自動的に
位相差を調整するものであった。

しかｌ−ながら、上述した従来のクロック位相差調整シ
ステムにおいては、２つのクロックの位相差を目視によ
って検出するための測定誤差が生じるという欠点があっ
た。また、装置の電源を切断して人手によってクロック
分配回路を調整するため、時間がかかる上に調整者の熟
練度によっては誤った調整を行う可能性があるという欠
点もあった。

一方、自動的に調整する方式においては、２つのクロッ
クのみを比較するため、調整するクロック信号が３本以
上ある場合は同じタロツク位相差調整回路がタロツク信
号の数から１を引いた個数だけ必要となり、クロック信
号線が多数存在する場合にはハードウェアの量が多くな
るという欠点があった。

また、クロックパルスの位相差の比較を一つの基準クロ
ックパルスと他の複数のクロックパルスとの間で行うと
、基準タロツクパルスのファンアウトが多くなり、基準
クロックパルスがそれぞれのクロック位相差回路に到達
するＮ延時間が一定でなくなり、正確な位相差の比較が
行えないという欠点もあうな。

九肌立亘追 本発明の目的は、少ないハードウェア量でクロックパル
スの位相差をｍｌｌすることができるタロツク位相差調
整システムを提供することである。

１五二璽羞 本発明のクロック位相差ｌ！Ｉ整システムは、クロック
パルスを発生するクロックパルス発生装置と、前記クロ
ックパルスを入力とし、このクロックパルスに応じて動
作する複数のユニットとを有し、前記複数のユニットの
夫々に供給されるクロックパルスの位相と所定の基準ク
ロックパルスとの位相とを一致させるクロックパルス位
相差調整システムであって、前記基準クロックパルスの
位相と前記複数のユニットの夫々の動作の位相とを逐次
比較する比較手段と、前記クロックパルス発生装置と前
記複数のユニットとの間に夫々設けられ、前記比較手段
の比較結果に応じて前記複数のユニットの夫々に入力さ
れるクロックパルスを遅延せしめる遅延手段とを有する
ことを特徴とする。

Ｘ亘１ 以下、図面を用いて本発明の詳細な説明する。

第１図は本発明によるクロック位相差調整システムの一
実施例の構成を示す系統図である０図において、本発明
の一実綿例によるタロツク位相差調整システムは、複数
のデイレイｒＪ８整回路１−１〜１−Ｎと、発振器２と
、基準ユニット３と、複数のユニット４−１〜４−Ｎと
、デイレイ制御回路５と、遷択回路８と、デイレイ素子
９とを含んで構成されている。

デイレイ調整回路１はバッファ５０と、アンドゲート５
１〜５４及び６１〜６４と、オアゲート７０〜７３及び
８１〜８３と、バッファ及びインバータの両機能を有す
るゲート９１〜９４と、−定の大きさの遅延量を持つデ
イレイ素子１１〜１４及び２１〜２４とから構成されて
いる。デイレイ素子の遅延量の大きさは遅延素子１１，
１２゜１３．１４が夫々＋８、＋４．＋２．＋１単位で
、遅延素子２１．２２，２３．２４が夫々−８４、−２
，−１単位である、なお、−ＸのＮ低量とは、クロック
パルスの周期をＹとするとＹ−Ｘ単位の遅延量を持つこ
とを示す。

デイレイ調整回路５は位相差比較回路６と、複数の制御
カウンタ７−１〜７−Ｎとを含んで構成されている。制
御カウンタは夫々対応するデイレイ調整回路に出力する
指示信号の内容を保持するものである。

かかる構成からなるクロック位相差調整システムの動作
について説明する。

制御カウンタ７−１が出力する指示信号７０１７０２　
、７０３及び７０４の内容を夫々ａ、ｂ、ｃ、ｄとする
。まず、初期値としてｒａｂｃｄ」＝ｒ１０００Ｊと設
定しておく、ここで、ユニット４−１の場合を考えると
、発振器１で発生したクロックパルスは信号線１０１を
通り、バッファ５０．信号線４０１又は４０２を通過し
てアンドゲート５１又は６１に達する。ここで、ａ＝１
であるがらアンドゲート５１は開かれ、アンドゲート６
１は閉じられる。そのため、クロックパルスはアンドゲ
ート５１のみを通過し、デイレイ素子１１に入力され、
＋８単位の位相の遅れが生じる。

さらに、クロックパルスはオアゲート７１又は８１を通
りアンドゲート５２又は６２に達する。

ｂ＝ｏであるからアンドゲート５２は閉じられアンドゲ
ート６２は開かれているため、タロツクパルスはアンド
ゲート６２のみを通過し、デイレイ素子２２に入力され
一４単位の位相の遅れが生じる。

同様に、ｃ＝ｏ、ｄ＝０であることから、クロックパル
スはオアゲート８２．アンドゲート６３デイレイ素子２
３．オアゲート８３．アンドゲート６４．デイレイ素子
２４を通過し、オアゲート７０を介して信号線１０２へ
出力され、ユニット４−１に供給される。

したがって、信号線１０１と１・０２どのクロックパル
スの位相差はデイレイ素子１１，２２．２３゜２４の遅
延量の合計すなわち＋１単位となる。この時、選択回路
８中の図示せぬぬカウンタの値がユニット４−１を示し
ていれば、ユニット４−１のクロックパルス２０２−１
が選択回路８を介して信号２０３として出力され、デイ
レイ制御回路５中の位相差比較回路６に入力される。ま
た、選択回路８はユニット４−１が選択されたことを通
知信号２５−１によりデイレイ制御回路５に通知する。

発振器１を出たクロックパルスは、信号線１０１を伝っ
て基準ユニット３にも入力され、選択回路８の持つ遅延
量と同じ遅延時間を有するデイレイ素子９を通って信号
２０１となってデイレイ制御回路５内の位相差比較回路
６に入力される。一般に、基準ユニット３とユニット４
−１とに供給されたクロックパルスは計算上で位相差な
しとして設計しても、素子、信号線のばらつき等の原因
により位相差が生じてしまう。

次に、ユニット４−１に供給されるクロックパルスと基
準ユニット３に供給されるクロックパルスとの位相差を
調整する動作について説明する。

（１）ユニット４−１に供給されるクロックパルスの位
相が基準ユニット３に供給されるクロックパルスの位相
より遅れていた場合には、信号線２０２−１から選択口
ｖ＠８を通って信号２０３に出力されるクロックパルス
の位相は信号線２０１を伝ってくるタロツクパルスの位
相より遅れている。デイレイ制御回路５内の位相差比較
回路６は信号線２０３のクロックパルスの位相の遅れを
検出し、制御カランタフに減少信号３０２を出力する。

このとき、選択口Ｆ！＆８からはユニット４−１を選択
していることを通知する信号２５０−１がセットされて
いるなめ、複数の制御カウンタのうちのユニット４−１
用の制御カウンタ７−１のみが減少信号３０２を受付け
る。減少信号３０２を受けた制御カウンタ７−１は、保
持している指示信号の内容ｒａｂｃｄ」＝　ｒ　１００
０Ｊから１を引いて、「ａｂＣｄ」＝「０１１１」に変
更する。

この様に指示信号の内容が変更されるとデイレイ調整回
路１に入力されたクロックパルスは、バッファ５０．ア
ンドゲート６１．デイレイ素子２１、オアゲート７１．
アンドゲート５２．デイレイ素子１２．オアゲート７２
．アンドゲート５３゜デイレイ素子１３．オアゲート７
３．アンドゲート５４．デイレイ素子１４．オアゲート
７０を通って信号線１０２に出力される。この場合信号
線１０１と信号線１０２とのクロックパルスの位相差は
計算上では一１単位となる。

以上により、ユニット４−１に供給されたクロックパル
スは最初の場合と比較して位相が２単位早くなり、基準
ユニット３に供給されたクロックの位相に近づいたこと
になる６以上の動作で２つのクロックの位相差がなくな
れば、位相差比較回路６は増加信号３０１、減少信号３
０２とも出力しないなめ制御カウンタ７−１の値は保持
され、この状態で安定する。

もし、まだユニット４−１に供給されるクロックの位相
が遅れていれば、位相差比較回路６から減少信号３０２
が出力されて指示信号の内容が１減じられ、デイレイ調
整回路１の遅延量が小さくなるのである。

（２）ユニット４−１に供給されるクロックパルスの位
相が基準ユニット３に供給されるクロックパルスの位相
より進んでいた場合には、信号線２０２１から選択回路
８を通って信号線２０３に出力されるクロックの位相は
信号線２０１を伝ってくるクロックパルスの位相より進
んでいる。デイレイ制御回路５内の位相差比較回路６は
信号線２０３のクロックの位相の進みを検出し、制御カ
ランタフに増加信号３０１を出力する。

このとき、選択回路８からはユニット４−１を選択して
いることを通知する信号２５０−１がセットされている
ため、複数の制御カウンタのうちユニット４−１用の制
御カウンタ７−１のみが増加信号３０１を受付ける。増
加信号３０１を受けた制御カウンタ７−１は、保持して
いる指示信号の内容ｒａｂｃｄ」＝　ｒ　１００ＯＪに
１を加えて、「ａｂｃｄ」＝　ｒ　１００１Ｊに変更す
る。

この様に指示信号の内容が変更されるとデイレイ調整回
路１に入力されたクロックパルスは、バッファ５０．ア
ンドゲート５１゜デイレイ素子１１、オアゲート８１．
アンドゲート６２．デイレイ素子２２．オアゲート８２
゜アンドゲート６３゜デイレイ素子２３．オアゲート７
３゜アンドゲート５４．デイレイ素子１４．オアゲート
７０を通って信号線１０２に出力される。この時、信号
線１０１と信号線１０２のクロックパルスの位相差は計
算上では＋１単位となる。

以上により、ユニット４−１に供給されたクロックパル
スは最初の場合と比較して位相が２単位遅くなり、基準
ユニット３に供給されたタロツクパルスの位相に近づい
たことになる。以上の動作で２つのクロックの位相差が
なくなれば、位相差比較回路６は増加信号３０１、減少
信号３０２とも出力しないため制御カウンタ７−１の値
は保持され、この状態で安定する。

もし、まだユニット４−１に供給されるクロックの位相
が進んでいれば、位相差比較回路６から増加信号３０１
が出力されて指示信号の内容に１が加えられ、デイレイ
調整回路１の遅延量が大きくなるのである。

以上の（１）及び（２）の調整動作によりユニット４−
１と基準ユニット３とのクロックパルスの位相差がなく
なると、増加信号３０１と減少信号３０２とのオア信号
３０３は「０」となる、信号３０３が「０」であること
を受取った選択回路８は、ユニットを示すカウンタの値
を更新してユニット４−２を選択し、ユニット４−２と
基準ユニット３とのクロックパルスの位相差をユニット
４−１の時と同様に調整する。

以下、これを繰返してユニット４−１からユニット４−
ｎと基準クロック３との間の位相差を調整するのである
。ユニット４−ｎのクロックパルスの位相差の調整が終
了したら再びユニット４−１のクロックパルスの位相差
１１ｍ動作に戻る４次に第２図を用いて位相差比較回路
６について説明する。第２図は位相差比較回Ｆ＃１６の
構成例を示す系統図である。

図に示されている位相差比較回路６は、ユニット３及び
選択回路８から信号線２０１及び２０３を夫々介して送
られてくる２つのタロツクパルスに夫々応答して動作す
るフリップフロップ２１０及び２２０と、それら２つの
クロックパルスを夫々フリップフロップ２２０及び２１
０の入力データホールドタイムだけ遅延させ、フリップ
プロップ２２０及び２１０の入力データ５０１及び５０
２として出力する２つのデイレイ素子３２及び３１とか
ら構成されている。

さらに第３図〜第５図を用いて、位相差調整動作中にお
ける位相差比較回路６の各部の動作について説明する。

各国においては、信号＄１２０１のクロックパルスと、
入力データ５０１　と、信号線２０２のクロックパルス
と、入力データ５０２と、増加信号３０１と、減少信号
３０２とが夫々示されている。

■第３図は信号［２０１及び２０３の２つのクロックパ
ルスの位相差が零（つまり、一致）である場合における
位相差比較回路６の動作を示すタイムチャートである。

まず最初に、信号線２０１及び２０２の夫々のクロック
パルスがフリップフロップ２１０及び２２０の夫々のク
ロック端子Ｃに入力される時刻Ｔ１において各フリップ
フロップ２１０及び２２０の入力データ５０１及び５０
２は夫々信号線２０３及び２０１の各クロックパルスよ
りΔＨすなわち、デイレイ素子３１゜３２による遅延時
間だけ遅れて入力される。

よって、フリップ７０ツブ２１０及び２２０の動作は保
償され、入力データ５０１及び５０２の時刻Ｔ１におけ
る状態（両方とも論理値「０」）がフリップフロップ２
１０及び２２０に夫々保持される。そして、その値つま
り両方とも論理値「０」が増加信号３０１及び減少信号
３０２ヒして送出される。

■第４図は信号線２０１のクロックパルスより信号線２
０３のクロックパルスの位相の方が遅れている場合にお
ける位相差比較回路６の動作を示すタイムチャートであ
る。

まず最初上、信号線２０３のクロックパルスがフリップ
フロップ２２０に入力される時刻Ｔ２はＴ１よりΔＴだ
け遅れている。フリップフロップ２１０の動作時刻Ｔ１
において入力データ５０１は、Ｔ１よりΔＴ＋ΔＨだけ
遅れてフリップフロップ２１０に入力される。このとき
フリップフロップ２１０には■の場合と同様に時刻Ｔ１
における入力データ５０１の状態（論理値「０」）が保
持される。そして、増加信号３０１は論理値「ＯＪとし
て送出される。

一方、フリップ７０ツブ２１０の動作時刻Ｔ２において
、入力データ５０２はＴ１よりΔＨだけ遅れてフリップ
フロップ２２０に入力されるためフリップフロップ２２
０には時刻Ｔ２における入力データ５０２の状態（論理
値「１」）が保持される。そして、減少信号３０２は論
理値「１」として送出される。

■第５図は信号線２０３のクロックパルスより信号線２
０１のクロックパルスの位相の方が遅れている場合にお
ける位相差比較回路６の動作を示すタイムチャートであ
る。

この場合には■の動作と同じ様になり、信号線２０１と
２０３とのクロックパルス、入力データ５０１と５０２
とが夫々人換わった関係になる。したがって、増加信号
３０１及び減少信号３０２は■の場合とは逆に夫々論理
値「１」及び論理値「０」が送出される。

以上により、フリップ７０ツブ２１０及び２２０から送
出される増加信号３０１及び３０２の論理値によって、
各ユニットで使用するクロックパルスと基準クロックパ
ルスとの位相差を判断することが可能となる。その判断
条件をまとめると第６図のようになる。

ここで、以上はΔＨくΔＴの場合について説明したが、
ΔＨ≧ΔＴの場合には、フリップフロップ２１０及び２
２０の正常動作範囲を超えてしまう。

しかし、この場合においてはΔＨ≧八Ｔへあるため両ク
ロックパルスの位相が一致していると考えてもさしつか
えない、つまり、たとえ増加信号３０１と減少信号３０
２とにより位相差が検出されても、それは真に位相差が
あるため問題にならないのである。

北ｊ眩Ｌ１里 以上説明したように本発明は、基準ユニットのクロック
パルスとの位相差が小さくなる方向へ他の全てのユニッ
トに供給するクロックパルスの遅延量の大きさを自動的
に変化させることにより、人手を介さずにより正確なり
ロック位相差調整が可能となるという効果がある。

また、デイレイ調整回路のデイレイ素子の値や段数を装
置に応じて変更すれば、様々な大きさの遅延量を作り出
すことができ、少ないハードウェア量で正確かつ装置に
適したクロック位相差調整システムを実現できるという
効果がある。

【図面の簡単な説明】

第１図は本発明の実施例によるクロック位相差調整シス
テムの構成を示す系統図、第２図は第１図の位相差比較
回路の構成例を示す系統図、第３図、第４図及び第５図
は位相差調整動作中における位相差比較回路の各部の動
作を示すタイムチャート、第６図は第２図の位相差比較
回路の判断条件を示す表である。 主要部分の符号の説明 １−１〜１−Ｎ・・・・・・デイレイ調整回路４−１〜
４−Ｎ・・・・・・ユニット ２・・・・・・発振器 ６・・・・・・位相差比較回路 ７・・・・・・制御カウンタ ８・・・ ・・選択回路

Claims (1)

【特許請求の範囲】
1. （１）クロックパルスを発生するクロックパルス発生装
   置と、前記クロックパルスを入力とし、このクロックパ
   ルスに応じて動作する複数のユニットとを有し、前記複
   数のユニットの夫々に供給されるクロックパルスの位相
   と所定の基準クロックパルスとの位相とを一致させるク
   ロックパルス位相差調整システムであって、前記基準ク
   ロックパルスの位相と前記複数のユニットの夫々の動作
   の位相とを逐次比較する比較手段と、前記クロックパル
   ス発生装置と前記複数のユニットとの間に夫々設けられ
   、前記比較手段の比較結果に応じて前記複数のユニット
   の夫々に入力されるクロックパルスを遅延せしめる遅延
   手段とを有することを特徴とするクロック位相差調整シ
   ステム。