JPH02125328A - 差動バレルシフタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、二つの制御信号の差で動作する差動バレルシ
フタに関し、特にＡＬＵに入力される浮動小数点データ
の桁合わせに使用されるものである。

（従来の技術） 一般に浮動小数点データは、仮数部（固定小数点部）と
指数部で表わすことができる。そして浮動小数点表現さ
れた２数どうしの加減算を行うには、まず両者の指数部
をそろえるためにこれらを比較し、指数部が小さいほう
の仮数部を２数の指数部の大きさの差だけ右シフト（算
術シフト）する。このあと仮数部の加算または減算を実
行し、その結果と前に比較した指数部のうち大きいほう
の指数部と合成する。この演算を実行する前にηう操作
を桁合わせ（演算前の正規化）と呼ぶ。

桁合せを行うために従来から使用されている回路を第３
２図に示す。いま、桁合せを行う２数をそれぞれＡ、Ｂ
とし、それぞれの指数部をＡ　Ｅ　。

ＢＥ１仮数部をＡ　　、Ｂ　　で表す。２数のビットＭ
　　　　翼 数は等しく、指数部Ｎビット、仮数部Ｌビットであると
し、その各ビットを表すときはＡＥ（Ｎ−１）〜ＡＥｏ
及びＡＭ（Ｌ−１）〜ＡＭｏ（一方の数の指数部及び仮
数部”　”Ｅ（Ｎ−１）〜ＢＥＯ及び”　Ｍ（Ｌ−１）
〜８Ｍ０（他方の数の指数部及び仮数部）のように表現
するものとする。

第３２図で１は減算器、２は符号反転器、３はオーバー
シフト検出（バレルシフタ内でシフト可能な範囲をこえ
たか否かの検出）回路である。まず減算器１に２数の指
数部Ａ　　、Ｂ　　を入力し、Ｅ その差（指数部の差出力） ｄ−Ａ　Ｅ　−Ｂ　Ｅ　　　　　　　・・・［１１を計
算する。ｄ≧０のときには一方の仮数部ＢＭ。

ｄ＜Ｏのときは他方の仮数部ＡＭをシフトすればよい。

ｄの符号は減算器１の桁借り信号Ｃが有効（アクティブ
）になったかどうかで判定できる。

ＢＭのシフト量はｄの下位にビットｆ（ＤＫ−１Ｄ　　
、　Ｋ−１ｏｇ　２Ｌ）に得られるｏＡＭのシフト量は
、ｆの符号を反転して得ることができる。第３２図の２
はそのための符号反転器である。前記符号反転器２の出
力ｆ′と減算器１の出力ｄの下位ビットｆとは、それぞ
れＡ　　、Ｂ　　をシフトすＭ　　　　翼 るためのバレルシフタに制御信号として供給される。

ところで、 −Ｌ＜ｄ＜Ｌ　　　　　　・・・［２］のときは、上記
の機構は正常に動作するが、ｄの絶対値が仮数部のビッ
ト数り以上になると、ｆおよびｆ′は正しいシフト量を
表現しなくなる。この状態をここではオーバーシフトと
呼ぶことにする。第３２図の３はこれを検出するための
検出回路である。前記オーバーシフト検出回路３はｄ≦
−Ｌ　　　　　　　・・・［３］ と ｄ≧Ｌ　　　　　　　　　　　　　・・・［４］の二つ
の状態を判別し、それぞれの状態が起こった場合には出
力ｇ、ｇ’をアクティブにして外部に知らせる。出力ｇ
とｇ′の生成には、減算器１の差出力ｄの上位ビットｅ
（Ｄ　　　＝Ｄ）およＮ−Ｉ　　　Ｋ び桁借り出力Ｃとが必要である。ｇ′がアクティブ（有
効）なときには、ＡＭをシフトするシフタの出力または
制御信号ｆ′に対して何らかの操作（例えばシフタ出力
を全ビット０にするとか、ｆ′を最大値に固定する）が
必要になる。ｇが有効なときにはＢＨのシフト結果また
は制御信号ｆに対して、同様の操作が必要である。

（発明が解決しようとする課題） 第３２図の減算器１には高速なもの、たとえばＣＬ　Ａ
　（Ｃａｒｒｙ　１ｏｏｋ　ａｈｅａｄ）タイプのもの
が必要である。というのは、桁借り信号Ｃが伝搬するボ
０−０リップル（ｂｏｒｒｏｗ　ｒｉｐｐｌｅ）タイプ
の１ビツト減算器でＮビットの減算器を構成した場合、
差出力は下位ビットから第０ビツトＤ　１第１ビットＤ
１の順序で計算され、最後に全体の（Ｎビット減算器と
しての）桁借り信号Ｃが出力されるので、シフトｍｆ、
ｆ’が確定してからＡＭ。

ＢＭのどちらをシフトするかを決定するＣが得られるま
でｒＮ−ＫＪ段分の減算が終了するのを待たなければな
らないからである。ここで、Ｋ　＝　ｌｏｇ　２　Ｌ　
　　　　・・・［５］である。このことはオーバーシフ
ト検出についても言える。

第３２図の回路自体は、そう大規模なものではないが、
出力信号線を仮数部のシフタに供給する場合、多くの信
号線を横切る必要があるため、チップ上の面積を配線で
消費する。これを防ぐには相当なレイアウト上の工夫が
いる。

本発明の目的は、二つの制御信号の差で動作する作動バ
レルシフタを提供し、浮動小数点桁合せ機構を簡単化す
ることにある。

［発明の構成］ （課題を解決するための手段と作用） 本発明は、入力される二つの制御信号（浮動小数点表示
された２数の指示部データに対応する）の下位ビットの
差を計算してその差および桁借り信号を発生する第１の
減算器と、前記制御信号の残りの上位ビットの差を計算
してその差および桁借り信号を発生する第２の減算器と
、前記第１および第２の減算器の発生する桁借り信号と
前記第２の減算器の差出力とから制御信号の差が負にな
ったことを検出してアンダーフロー信号を発生するアン
ダーフロー検出手段と、前記第１の減算器の差出力の値
だけ入力データ（浮動小数点表示された２数の仮数部デ
ータに対応する）の全ビットを一方向にシフトして出力
するデータシフト手段と、前記アンダーフロー検出手段
に入力される各信号と同様の信号から制御入力の差がデ
ータシフト手段でシフトできる限界を越えたことを検出
するオバーシフト信号を発生するオーバーシフト検出手
段とを具備したことを特徴とする差動バレルシフタであ
る。

即ち本発明は、例えば桁合わせを行なう２数のうちの指
数部についていずれが大きいか、その差の値がデータシ
フトの限界をこえたか否か、これらの事項が検出できれ
ば、仮数部の上位ビットと下位ビットを分けて計算（引
き算）できることにより、上記従来の問題点を除去した
ものである。

（実施例） 第１図は、本発明の一実施例である。ここで１０と１１
とは減算器、１２はバレルシフタ、１３はアンダーフロ
ー検出回路、１４はオーバーシフト検出回路である。こ
の回路は一つのデー゛り入力（桁合わせする一方の数の
仮数部）（Ｌビット）ｐと二つの制御入力（桁合わせす
る数ＡとＢの指数部）（Ｎビット）ａ、ｂと、一つのデ
ータ出力（シフト後の仮数部）（Ｌビット）ｑと二つの
ステータス信号出力（アンダーフロー、オーバーシフト
）ｕ＋　　ｖとを有している。いま、二つの制御入力の
一方をａ１他方をｂとする。減算器１０には、ａの下位
にビットａｔとｂの下位にビットｂ１とが入力され。差
信号 ｄｌ謹ａｌ−ｂｌ　　　　　　　　［６］と桁借り信号
（Ｂｏｒｒｏｗ　１　） とが出力される。減算器１０の出力ｄ１は、シフトが行
なわれる方の仮数部ｐのバレルシフタ１２にシフト量と
して供給され、バレルシフタ１２はこれを受けて、入力
データｐをｄ１ビットだけ右シフト（算術シフト）した
出力データｑを生成する。ここで、ＫとＬとは第［５］
式の関係を満たすものとする。

一方、減算器１１には、ａの上位Ｎ−にビットａ　とｂ
の上位Ｎ−にビットｂ２とが入力され、差信号 ａ　２　＝　ａ　２−　ｂ　２　　　　　　　［ｇ］と
、桁借り信号 とが出力される。上記ｄ　　、ｃ　　と減算器１０の桁
借り信号ｃ１とはアンダーフロー検出回路１３に入力さ
れ、アンダーフロー信号（２数間の差が負になったから
ｑは正しくないという検出信号）Ｕが生成される。また
、この入力信号Ｃ、Ｃ。

ｄ２はオーバーシフト検出回路１４にも入力され、オー
バーシフト信号（バレルシフタ内でシフト可能な範囲を
こえたか否かの検出信号）■が生成される。バレルシフ
タ出力ｑはＵとＶの値に応じて、正しい時と正しくない
場合があり、この後者の場合は外部に知らせる必要があ
る。

上記Ｕの生成は次のようにして行う。ｄ２を形成する各
ビットをＤ　　　（ＭＳＢ）、ＤＮ、。

Ｄ　　、・・・、Ｄ　　　、Ｄ　　（ＬＳＢ）で表すく
第Ｎ−３Ｋ＋Ｉ　　　　　　Ｋ ３２図のＤ　　　−Ｄ　　とは異なる）と、Ｎ−Ｉ　　
　　Ｋ になる。

オーバーシフト信号Ｖは次式によって生成される。

［Ｄ　　　＋Ｄ　　　＋Ｄ ”’＝ｃ２　　　　　Ｎ−Ｉ　　　　Ｎ−２Ｎ−３＋Ｄ
　　　＋（Ｄ　　−Ｃ）］　　　　・・・［１１］Ｋ＋
Ｉ　　　　　Ｋ　　　　！ 第［１０］式、第［１１１式において「＋」は論理和、
「・」は論理積を表す。

Ｎ−８，Ｌ−３２のときの構成要素１０．１１と１３．
１４の具体例を第２図ないしＴｓ６図に示す。第２図は
第１図における第１の減算器１０の具体例である。第３
図は同図における第２の減算器１１の具体例である。第
、２図、第３図の回路は、それぞれ１ビツト減算器２０
〜２４と２５〜２７とで構成されている。前記１ビツト
減算器の例を°第４図に示す。この論理式は次のようで
ある。

Ｄ　■Ａ　ｉ■ＢＩＯ＋Ｃ，−［１２１Ｃ−（Ａ　　（
Ｅ）Ｂ　　）−Ｃ＋Ａ　　＠Ｂ０　　　１１　　　　　
ｉｌｌ ・・・［１３］ この式の真理値表を第７図に示す。ここでｅはエクスク
ル−シブオア、０はエクスクル−シブノアである。

第５図は第１図におけるアンダーフロー検出回路１３、
第６図はオーバーシフト検出回路１４の具体例（Ｎ−８
，Ｌ−３２）である。第５図において上記ビットの桁借
り信号Ｂｏｒｒｏｖ２が“１”（減算結果が負の時）の
時は、無条件でアンダーフロー検出信号Ｕはａｌ”で、
アクティブ（有効）となり、外部にデータｑが正しくな
い旨知らせる。

また下位ビットの桁借り信号Ｂｏｒｒｏｖｌが１ｍ（減
算結果が負の時）の時は、Ｄ５〜Ｄ７が“０＃の時はＵ
はアクティブであるが、それ以外の時は問題ない。また
第６図においてＢｏｒｒｏｖ２が“０”の時、オーバー
シフトの可能性がある（■がアクティブ）。Ｄ　　、Ｄ
　　ノアゲート５１の出のうちいずれかが“１°であれ
ば、オーバーシフトの可能性がある。Ｄ５が“ビでもＢ
ｏｒｒｏｗｌが“１″だと検出条件には適合しない。

前の例では仮数部のビット数りと、バレルシフタ１２の
制御入力のビット数にとの間に第［５］式％式％ が成立していた。実際の応用では、 Ｋ　＞　ｌｏｇ　２　Ｌ　　　　　　　　　・・・［１
４］の場合も考えられる。この場合の実施例を第８図に
示す。

第８図において、６０．６１は減算器、６２はバレルシ
フタ、６３はアンダーフロー検出回路で、それぞれ第１
図の１０．１１，１２．１３と同じものである。ただし
、バレルシフタ６２の入出力信号のビット幅りは Ｌ≦２Ｋ　　　　　　　　　　・・・［１５］であって
もかまわない。つまりバレルシフタ６２のビット数と減
算器６０のビット数の対応がとれておらず、例えばバレ
ルシフタのビット数が小の時である。

第８図においては、第１図のオーバーシフト検出回路１
４に相当する回路６４にＣ１，Ｃ２゜ｄ　だけでなし減
算器６０の差出力ｄ１の一部または全部のビットｄ　　
が入力され、これも検出条件にされている。

第９図はオーバーシフト検出回路６４の実施例である。

この図で、７０はデコーダ、７１〜７３はインバータ、
７４〜７６はＮＡＮＤゲート、７７は第１図のオーバー
シフト検出回路１４と同機能の論理式［１１］を満足す
る論理回路である。デコーダ７０は、減算器６０の出力
がＬ−１（Ｌは入力データｐのビット幅）を超えたこと
をｄｌの一廊または全部のビットｄ　　から検出する。

いま、Ｌをにビットの２進数で表現し、その各ビットを
Ｌ　　　（ＭＳＢ）、　　Ｌ　　　、　・、　　Ｌ　　
、　Ｌ。

Ｋ−Ｉ　　　　　　　　Ｋ−２１ （Ｌ　Ｓ　Ｂ）で表す。ｄｉの各ビットも同様にＤ　　
　（ＭＳＢ）、Ｄ　　　、・・・、Ｄ　　、ＤＫ−Ｉ　
　　　　　　　Ｋ−２１０ （Ｌ　Ｓ　Ｂ）で表すと、デコーダ７０の出力りは次の
漸化 式によって表現される。

ｈ　　−Ｄ　　−Ｌ　　＋Ｌ　　　　　　　　・・・［
１６］ｈｊ　−（Ｄ、　　・ｈ、　　＞　　ΦＬ。

Ｊ　　　Ｊ−Ｉ　　　　Ｊ ＋　（Ｄ、＋ｈ、　　）−Ｌ、　　　・・・［１７］Ｊ
　　　Ｊ−Ｉ　　　　Ｊ ただしｊ−１，２，・・・ ｈ翠ｈＫ−１・・・［１８］ 第１０図にＬ−２５−１１００１（ＢＩＮ）のときの例
を示す。これを設計するには、まず第［１６］式により
り。を計算し、第［１７］式にｊ−１を代入して、Ｄ　
とｈ　の論理式（Ａ　Ｎ　Ｄ、　　・かＯＲ１＋Ｏ か）を決める。同様にしてｊ−２，３，４と順々に論理
式を決定すると、第１０図の回路が得られる。同図で、
８０．８１はＯＲゲート、８２゜８３はＡＮＤゲートで
ある。この回路を多大カデートをもちいて構成すれば、
第１１図のＯＲゲート９０とＡＮＤゲート９１°との組
合せが得られる。

第［１８１〜［１８］式で得られるデコーダ回路では、
Ｌの最下位ビット（ＬＳＢ）から０がつづく部分に相当
するｄｌのビットがｄｏｎ’　　ｔ　　ｃａｒｅつまり
“１”でも“０°でも可になる。Ｌ−２４＝１１０００
（Ｂ＋Ｎ）のときのデコーダ回路の例を第１２図に、こ
れを簡単化した回路を第１３図に示す。この図のように
ｄ　　としてはｄｌの一部を入力すれば良い場合もある
し、第１０図、第１１図の例のようにｄ　　　−ｄｌで
なければなら■ ない場合もある。第１２図ないし第１３図において、１
００，１０１はＯＲゲート、１０２゜１０３．１１０は
ＡＮＤゲートである。

上記りを用いて、オーバーシフト検出回路（第８図６４
）の出力Ｖ′は ｖ’　ｍｃ　　　（Ｄ　　　＋Ｄ　　　＋・・・＋ＤＫ
＋１２　　　　Ｎ−Ｉ　　　Ｎ−２ ＋　（Ｄ　　・ｃ）＋［ｈ・（Ｄ　　＋　ｏ　１）月Ｋ
Ｉ　　　　　　　　Ｋ ・・・［１９］ のように表現できる。

第１４図は、Ｎ−８，Ｌ−２４，に−５の場合のオーバ
ーシフト検出回路例である。図の１２０〜１２２はイン
バータ、１２３〜１２４はＮＡＮＤゲート、１２５は複
合ゲートＡＮＤ−ＮＯＲ（１２５ａがＡＮＤ、１２５ｂ
がＮＯＲ部分）、１２６〜１２８はＮＯＲゲートである
。

本発明の作動バレルシフタを使用して浮動小数点データ
の桁合せを行う場合、前の二つの例では外部回路によっ
て前記バレルシフタの出力を用いるのか、シフト前の入
力をそのまま用いるのかを選択しなければならない。

第１５図は、前記アンダーフロー信号Ｕが有効になった
ときには、バレルシフタの出力ｑのかわりにその入力ｐ
を出力することにより、桁合せ動作のときの外部回路で
は常にこの回路の出力を用いることができるようにした
例である。１３５がそのためのセレクタであるが、その
出力「は入力ｐをそのまま得た場合データシフトが行な
われていない。第１５図の１３０，１３１は減算器、１
３２はバレルシフタ、１３３はアンダーフロー検出回路
、１３４はオーバーシフト検出回路で、第８図に示した
６０〜６４と同じ動作をする。

１３５は出力を切換えるためのセレクタである。

上記セレクタの動作を表す論理式は次の通りである。

ｒ　■ｐ　・　ｕ＋ｑ　　・　Ｕ　　　　　　　　　・
・・［２０］上式でｐ−ｕはｐの各ビットとＵとの、ｑ
”ｕはｑの各ビットとＵとの論理積をとることを表わし
、論理和はｐ−ｕとｑ”ｕとの対応するビットどうしで
実行されることを意味する。セレクタ１３５の例を第１
６図に示す。この図で１４０．１４１はインバータ、１
４２は第１７図に示す２入力１出力（ＱかＰを選ぶ）の
セレクタである。第１７図は第１６図の単位回路１４２
の例である。図の１５０ないし１５２はＮＡＮＤゲート
である。第１６図でＰ　　　−Ｐ　　、Ｑ　　　−Ｑ　
　、Ｒ，１〜Ｌ−１ＯＬ−１０ Ｒｏはそれぞれ仮数部データル１シフタ出力ｑ１セレク
タ出力ｒを構成する各ビットを表す。

オーバーシフト信号Ｖが有効になったとき、シフト量ｄ
ｌは正しい値を示さないため、バレルシフタの出力ｑの
値は利用価値がない。

第１８図は、オーバーシフトが生じたときに出力データ
の全ビットが“０“になる本発明の差動バレルシフタの
例である。シフタ出力が全部“０”になることはデータ
が全部シフトされつくしたと考えてもよい。第１８図の
１６０．１６１は減算器、１６２はバレルシフタ、１６
３はアンダーフロー検出回路、１６４はオーバーシフト
検出回路、１６５はセレクタで、それぞれは第１５図に
示した例の１３０〜１３５と同じ動作をする。１６６は
ゼロ出力回路である。

ゼロ出力回路１６６の動作は、次の論理式で表される。

Ｗ■ｒ”ｖ　　　　　　　　　　・・・［２１］上式に
おける論理積「・」は、第［２０］式と同じ意味を持つ
。ゼロ出力回路の例を第１９図に示す。

同図で、１７０，１７１はインバータ、１７２はＮＡＮ
Ｄゲートである。またＷ　　　−Ｗ　　はＷの各ビット
を表す。

オーバーシフトが発生して、シフタ出力ｑが利用不可に
なったとき、前の例では零を出力していた。オーバーシ
フト状態では零が出力データとして最も利用価値が高い
と思われるが、零以外のデータが必要な場合もあり得る
。第２０図は、オーバー・シフトが発生したときに、外
部から入力される任意のデータφを出力する本発明の差
動バレルシフタである。例えば第１８図のゼロ出力回路
１６６をセレクタ１８６に代えて、オーバーシフトした
ときには、出力Ｗ′にデータφを出力する。

第２０図の１８０．１８１は減算器、１８２はバレルシ
フタ、１８３はアンダーフロー検出回路、１８４はオー
バーシフト検出回路、１８５はバレルシフタの出力ｑと
入力データｐとをアンダーフロー信号Ｕに応じて切換え
るための第１のセレクタであって、それぞれ第１８図の
各部１６０〜１６５と同じ動作をする。この例では第１
８図のゼロ回路１６６のかわりに第２のセレクタ１８６
か接続されていて、出力信号Ｗ′をｒかφかのどちらか
に選択している。

第２のセレクタ１８６の動作は次の論理式で表される。

Ｗ′　−「　・　Ｖ′　＋φ　・　Ｖ′　　　　・・・
［２２］上式の論理積「・」と論理和「＋」の意味は、
第［２０］式のそれと同じである。第２のセレクタ１８
６には第１のセレクタ１８５と同じもの、例えば第１６
図、第１７図に示すものを使うことができる。

外部回路で、桁合せ終了後のデータを演算する場合、指
数部には、桁合せを行った２数の指数部のうちち大きい
ものだけが使用される。今まで示した例では、アンダー
フロー信号を用いて、外部回路で指数部の選択を行う必
要がある。

第２１図は、上記の指数部選択機能を内蔵した本発明の
差動バレルシフタである。この第２１図で１９０．１９
１は減算器、１９２はバレルシフタ、１９３はアンダー
フロー検出回路、１９４はオーバーシフト検出回路、１
９５はアンダーフロー処理のための第１のセレクタ、１
９６はオーバーシフト処理のためのゼロ出力回路で、そ
れぞれは第１８図の各部１６０〜１６６と同じ動作をす
る。１９７は制御信号ａ、ｂのどちらか一方を選択して
出力する第２のセレクタである。例えばアンダーフロー
した時はｂ　（Ｂ）を出し、そうでない時はａ　（Ａ）
を出す。

前記第２のセレクタ１９７は、次の論理式で表される動
作を行う。

ｚｓｗａ　＊　ｕ＋ｂ　ａ　ｕ　　　　　・・４２３］
ここで２は前記セレクタ１９７の出力である。上式にお
いても論理積「・」と論理和「＋」記号の意味は第［２
０］式におけるそれと等しい。このセレクタも第１７図
に示す単位回路を用いて、第１６図に示すように構成で
きる。ただし、使用する単位回路１４２の個数はＮ個で
よい。

本発明の差動バレルシフタを個別部品として使用する場
合、外部からオーバーシフトとなるｄｌの値すなわち仮
数部のビット数りを指定できるようにしておくと便利で
ある。第２２図は、これが行えるようにした例である。

第２２図の２００゜２０１は減算器、２０２はバレルシ
フタ、２０３はアンダーフロー検出回路で、夫々第２１
図の１９０〜１９３と同じ動作をする。ただしバレルシ
フタ２０２の入出力ビット数は、仮数部ビット幅りが可
変になるので、Ｌではなく２Ｋ　（≧Ｌ）である。２０
４はオーバーシフト検出回路である。

２０５はアンダーフロー処理のための第１のセレクタ、
２０６はオーバーシフト処理のためのゼロ出力回路、２
０７は制御信号選択のための第２のセレクタで、それぞ
れ第２１図の１９５〜１９７と同じ動作をする。ただし
前記第１のセレクタ２０５とゼロ出力回路２０６の入出
力ビット数は、バレルシフタ２０２のそれと等しい。ま
た前記オーバーシフト検出回路２０４には、前記減算器
２００．２０１の出力Ｃ、ｄ　　、ｃ　　、ｄ　　と、
ｌ　　１　２　２ シフト限界を決める（これをこえるとシフトのしすぎ）
外部入力Ｓが供給され、オーバーシフト信号Ｖ′が出力
される。つまり外部への警告がなされる。

前記オーバーシフト検出回路２０４の例を第２３図に示
す。この第２３図の２１０はマグニチュードコンパレー
タ、２１１〜２１３はインバータ、２１４〜２１６はＮ
ＡＮＤゲート、２１７は第［１１］式を満たす第１図の
オーバーシフト検出回路１４と同じ回路であり、Ｓはビ
ット数入力である。

いま、ビット数入力Ｓは ５−Ｌ−１・・・［２４］ であるとする。このときマグニチュードコンパレータの
出力ｈ′は、 になる。Ｓはにビットの２進数を用いて、Ｓ　　　（Ｍ
ＳＢ）、Ｓ　　　、・・・、５ＳＫ−Ｉ　　　　　　　
　Ｋ−２１’　　０（Ｌ　Ｓ　Ｂ）のように表すことが
できる。これを用いて、ｈ′を生成する論理式は ａ、−Ｄ−ＯＳ、、　　ｊ　　−０，１，・＝、　　Ｋ
−１・・４２Ｂ］Ｊココ とおくと ＋　ａＥｌ　　。

°°°＋αに−１ α　　　赤　Ｄ “Ｋ−２°ＤＫ−３。

・　　α °“Ｋ−２Ｋ−３ ・Ｓ。

Ｓ　　　　　＋・・・ ・・・［２７〕 になる。入力Ｓで指定できる仮数部のビット幅りは に １≦Ｌ≦２　い°０≦Ｓ≦２に−１）　　・［２８］で
ある。上記ｈ′を用いて、回路全体の出力Ｖ′の論理式
は次のように表される。

Ｖ　　−Ｃ・　（Ｄ　　　＋Ｄ　　　＋・・・２　　　
　Ｎ−Ｉ　　　Ｎ−２ ＋Ｄ　　　　　　＋（Ｄ　　　　や　Ｃ）Ｋ＋ｌ　　　
　Ｋ　　　１ ＋［ｈ′　・　（ＤＫ＋Ｃ１）］） ・・・［２９］ 第２４図に５ビツトのマグニチュードコンパレータ２１
０の例を示す。第２４図で、２２０〜２２４はインバー
タ、２２５〜２３４はＮＡＮＤゲート、２３５はＮＯＲ
ゲート、２３６〜２３９は複合ゲートの０Ｒ−ＮＡＮＤ
　（２３６ａ　〜２３９ａがＯＲ部、２３６ｂ〜２３９
ｂがＮＡＮＤ部分片ある。

第２５図にＮ−８，に−５，１≦Ｌ≦３２（０≦Ｓ≦３
１）のオーバーシフト検出回路例を示す。

この図の２４０は第２４図に示した前記５ビツト・マグ
ニチュードコンパレータ、２４１〜２４３はインバータ
、２４４〜２４６はＮＯＲゲート、２４７〜２４９はＮ
ＡＮＤゲートである。

浮動小数点データの桁合せには、本発明の差動バレルシ
フタが２個必要である。前述の例では、一方のシフタで
は、もう一方のシフタと制御入力の接続を逆にする必要
がある。すなわち、データＡについてはＢ　をａ％ＡＥ
をｂとして入力し、データＢについてはＡ　をａｓＢＢ
をｂとして入力するのである。第２６図は、制御入力の
減算を行なう順序をａ−ｂとｂ−ａとで切換えることの
できる本発明の差動バレルシフタである。第２６図の２
５０〜２５１は減算器で、減算方向の切換入力ｔが供給
可能である。２５２はバレルシフタ、２５３はアンダー
フロー検出回路、２５４はオーバーシフト検出回路、２
５５はアンダーフロー処理のための第１のセレクタ、２
５６はオーバーシフト処理用のゼロ出力回路、２５７は
制御入力選択用の第２のセレクタで、それそぞれは第２
２図の各部２０２〜２０７と同じ動作をする。

前記第１の減算器２５０の出力ｄ１は切換入力ｔによっ
て のように決定される。前記第２の減算器２５１において
は である。

第２７図、第２８図に指数部ビット数Ｎ−８、シフタ制
御入力ビツト数に−５の場合の減算器の例をしめす。こ
れら図の２６０〜２６７は減算方向切換入力付きの１ビ
ツト減算器である。

第２９図に上記減算方向切換入力付き１ビツト減算器の
例を示す。この図の２７０はインバータ、２７１〜２７
５はＮＡＮＤゲート、２７６〜２７８は謹白ゲート０Ｒ
−ＮＡＮＤ　（２７６ａ　〜２７８ａがＯＲ，２７６ｂ
　〜２７８ｂがＮＡＮＤ部分）である。

上記減算器の論理式は次式で表される。

Ｄ−Ａ１■Ｂ１■Ｃ１・・・〔３２］ Ｃ−（ＡｌＯＢｌ）　　・Ｃ１ ・・・［３３］ この回路の真理値表を第３０図に示す。

本発明によれば、差動バレルシフタ２個だけで、浮動小
数点データの桁合せが行える。ＡＬＵとの接続方法を第
３１図に示す。この図の２８０〜２８１は本発明の各差
動バレルシフタで、第２１図に例を示したものである。

２８２はＡＬＵである。図示の如く各ブロック２８０〜
２８２間の領域２８３の配線が単純で、互いの配線の交
差が極めて少ない。またその機構成要素である減算器に
は第２図ないし第３図に示したような桁借り信号伝搬型
（ボロー・リップル・タイプ）の簡単なものが使用でき
る。第１図においてバレルシフタ１２を制御する信号は
、減算器１０の出力であるが、これは第０桁から第に一
１桁へ向かってＤｏ。

Ｄ　、・・・、Ｄ　　の順序で決定される。バレルシｌ
　　　　　Ｋ−１ フタの各シフト段をこの順序で入力から出力へと並べて
おけば、制御信号の生成時間とバレルシフタの遅延時間
とを相殺することが可能であり、このことは従来技術に
おいても言える。ところが、従来の構成（第３２図）で
は、第に桁〜第Ｎ−１桁の信号が、第に一１桁の信号Ｄ
　　より遅れてに−１ 生成される。前述のアンダーフローおよびオーバーシフ
トの検出にはこれらの桁の信号が必要なため、その処理
を行うのにシフト完了後なおに−Ｎ−１桁の信号成牛を
待つことになる。そこで従来では減算器にＣＬＡタイプ
を用いるなどして高速化を図っていた。本発明の方法で
は、信号り。とＤＫ、Ｄ　　とＤ　　の順にバレルシフ
タの制御信ｌ　　　　　Ｋ＋１ 号と例外処理のための信号とが同時に生成されるため、
従来例のような問題は発生しない。

なお、本発明は実施例のみに限られず種々の応用が可能
である。例えば本発明の用途は加、減算時の桁合せのみ
に限られることはない。また本発明の構成は、第１の実
施例と第２〜第８の実施例の要部とをそれぞれ組み合わ
せたものとすることができる。

［発明の効果］ 以上説明した如く本発明によれば、構成が簡単かつ桁合
せ動作が高速で、集積回路化に適した差動バレルシフタ
が提供できるものである。

【図面の簡単な説明】

第１図は本発明の第１実施例の構成図、第２図ないし第
６図は同構成の一部回路図、第７図はその動作を示す図
表、第８図は本発明の第２実施例の構成図、第９図ない
し第１４図は同構成の一部回路図、第１５図は本発明の
第３実施例の構成図、第１６図、第１７図は同構成の一
部回路図、第１８図は本発明の第４実施例の構成図、第
１９図は同構成の一部回路図、第２０図は本発明の第５
実施例の構成図、第２１図は本発明の第６実施例の“構
成図、第２２図は本発明の第７実施例の構成図、第２３
図ないし第２５図は同構成の一部回路図、第２６図は本
発明の第８実施例の構成図、第２７図ないし第２９図は
同構成の一部回路図、第３０図はその回路の動作を示す
図表、第３１図は上記実施例を用いて浮動小数点データ
の桁合せを行なうときの全体的構成図、第３２図は従来
装置の構成図である。 １０．１１，６０，６１，１３０，１３１゜１６０．１
６１，１８０，１８１，１９０゜１９１．２００，２０
１，２５０．２５１・・・減算器、１２．６２，１３２
，１６２，１８２゜１９２．２０２，２５２・・・バレ
ルシフタ、１３゜６３．１３３．　　１６３，１８３，
１９３゜２０３．２５３・・・アンダーフロー検出回路
、１４゜６４．１３４，１６４，１８４，１９４，２５
４・・・オーバーシフト検出回路、１３５，１６５゜１
８５．１８６，１９５，１９７，２０５゜２０７．２５
５，２５７・・・セレクタ、１６６゜１９６．２０６．
２５６・・・ゼロ出力回路、２８０゜２８１・・・差動
バレルシフタ。 出願人代理人　弁理士　鈴江武彦 一方の仮数部 第 図 第 図 第 図 第 図 第 図 第１０図 第 図 第１２図 ｖｅｒ 第１４図 第１６図 第２３図 第２４ｒｇ 第２５図 第２７図 第２９図 例えば２６０ 第３０図

Claims (8)

【特許請求の範囲】
1. （１）入力される二つの制御信号（浮動小数点表示され
   た２数の指数部データに対応する）の下位ビットの差を
   計算してその差および桁借り信号を発生する第１の減算
   器と、前記制御信号の残りの上位ビットの差を計算して
   その差および桁借り信号を発生する第２の減算器と、前
   記第１および第２の減算器の発生する桁借り信号と前記
   第２の減算器の差出力とから制御信号の差が負になった
   ことを検出してアンダーフロー信号を発生するアンダー
   フロー検出手段と、前記第１の減算器の差出力の値だけ
   入力データ（浮動小数点表示された２数の仮数部データ
   に対応する）の全ビットを一方向にシフトして出力する
   データシフト手段と、前記アンダーフロー検出手段に入
   力される各信号と同様の信号から制御入力の差がデータ
   シフト手段でシフトできる限界を越えたことを検出する
   オーバーシフト信号を発生するオーバーシフト検出手段
   とを具備したことを特徴とする差動バレルシフタ。
2. （２）前記オーバーシフト検出手段には、アンダーフロ
   ー検出手段に入力される信号のほかに前記第１の減算器
   の差出力の一部または全部も入力してオーバーシフト検
   出を行わせるようにしたことを特徴とする請求項１に記
   載の差動バレルシフタ。
3. （３）前記アンダーフロー信号が有効状態になったとき
   には、前記データシフト手段の出力の代りにその入力デ
   ータを出力する出力データ切換え手段を具備したことを
   特徴とする請求項１に記載の差動バレルシフタ。
4. （４）前記オーバーシフト信号が有効状態になったとき
   には前記データシフト手段の出力または前記出力データ
   切換え手段の出力を全ビットとも０にしてしまうゼロ出
   力回路を具備したことを特徴とする請求項１または３に
   記載の差動バレルシフタ。
5. （５）前記ゼロ出力回路のかわりにデータセレクタを具
   備し、該セレクタを介して前記オーバーシフト信号が有
   効状態になったときには、前記入力データとは別の外部
   入力信号を出力できる手段を具備したことを特徴とする
   請求項１または４に記載の差動バレルシフタ。
6. （６）前記アンダーフロー信号が有効状態のときには、
   前記二つの制御信号のどちらか一方を選択して出力する
   制御信号選択手段を具備したことを特徴とする請求項１
   に記載の差動バレルシフタ。
7. （７）前記オーバーシフト検出手段には、外部からシフ
   ト量の限界を入力するための入力端子を設けてシフト量
   の上限設定を可能にしたシフト量上限設定手段を具備し
   たことを特徴とする請求項１に記載の差動バレルシフタ
   。
8. （８）前記第１、第２の減算器には、減算される２数の
   順序が設定できるものを用いることにより前記二つの制
   御入力の役割（被減算数と減算数を相互に入れ換える）
   を交換可能にする手段を具備したことを特徴とする請求
   項１に記載の差動バレルシフタ。