JPS60142736A - 浮動小数点加減算方式 - Google Patents
浮動小数点加減算方式Info
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- JPS60142736A JPS60142736A JP58248422A JP24842283A JPS60142736A JP S60142736 A JPS60142736 A JP S60142736A JP 58248422 A JP58248422 A JP 58248422A JP 24842283 A JP24842283 A JP 24842283A JP S60142736 A JPS60142736 A JP S60142736A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａｌ 発明の技術分野
本発明は、浮動小数点データの加減算回路に係り、特に
仮数部の加減算演算に先立って、仮数部の桁合わ廿を高
速に行う方式に関する。
仮数部の加減算演算に先立って、仮数部の桁合わ廿を高
速に行う方式に関する。
（ｂｌ 技術の背景
仮数部、指数部、符号部からなる２つの浮動小数点デー
タの加減算においては、桁合わせ、仮数部の加算、正規
化が行われる。
タの加減算においては、桁合わせ、仮数部の加算、正規
化が行われる。
その為に、先ず２つのオペランドの指数部が比較され、
小さい方の指数部を持った仮数部が右シフトされ、１６
進数として１桁シフトされる毎に、指数部を１増やし、
上記２つのオペランドの指数部が一致する迄該シフトを
続ける。上記右シフトされる際、最後にシフトアウトさ
れた１６進数の１桁は保護桁として保存される。
小さい方の指数部を持った仮数部が右シフトされ、１６
進数として１桁シフトされる毎に、指数部を１増やし、
上記２つのオペランドの指数部が一致する迄該シフトを
続ける。上記右シフトされる際、最後にシフトアウトさ
れた１６進数の１桁は保護桁として保存される。
上記桁合わせ動作において、指数部が一致すると、仮数
部が代数的に加減算され、中間和を出力する。この時、
仮数部の加減算の結果、桁上がりがあると、中間和は右
ヘシフトされ、桁上がりが最上桁となり、指数部に１が
加えられる。
部が代数的に加減算され、中間和を出力する。この時、
仮数部の加減算の結果、桁上がりがあると、中間和は右
ヘシフトされ、桁上がりが最上桁となり、指数部に１が
加えられる。
この中間和の上位桁に無効桁がある場合、中間和は正規
化に必要な桁だけ左シフトされ、最下位桁には零が入り
、１桁左シフトする毎に、指数部は１だけ減ぜられる。
化に必要な桁だけ左シフトされ、最下位桁には零が入り
、１桁左シフトする毎に、指数部は１だけ減ぜられる。
本発明は、上記浮動小数点データの加減算方式において
、桁合わせ演算（指数部の比較と、シフト演算）を高速
に行う方式に関連しているが、一般のデータ処理装置に
おいては、浮動小数点データの加減算命令の使用頻度が
大きいため、該浮動小数点データの加減算命令を高速化
することにより、該データ処理装置の処理能力を向」ニ
させる効果が大きいことから、その１つの手段として、
上記の桁合わせ演算を高速化する方法が要望されていた
。
、桁合わせ演算（指数部の比較と、シフト演算）を高速
に行う方式に関連しているが、一般のデータ処理装置に
おいては、浮動小数点データの加減算命令の使用頻度が
大きいため、該浮動小数点データの加減算命令を高速化
することにより、該データ処理装置の処理能力を向」ニ
させる効果が大きいことから、その１つの手段として、
上記の桁合わせ演算を高速化する方法が要望されていた
。
（Ｃ） 従来技術と問題点
従来の桁合わせ演算に関連する回路例を第１図に示す。
第１図において、■は指数部を比較する比較器（ＧＯＭ
Ｐ） 、 ２．３はシフト回路（ＳＦＴＩ、 ５ＦＴ２
）で、５ＦＴＩ ２は入力データ１の仮数部をシフトし
、５ＦＴ２３は入力データ２の仮数部をシフトする。そ
して、４は加算器（ＣＰ＾）である。
Ｐ） 、 ２．３はシフト回路（ＳＦＴＩ、 ５ＦＴ２
）で、５ＦＴＩ ２は入力データ１の仮数部をシフトし
、５ＦＴ２３は入力データ２の仮数部をシフトする。そ
して、４は加算器（ＣＰ＾）である。
従来方式においては、先ず２つの入力データ１゜２の指
数部を比較器（ＣＯＭＰ） Ｉにおいて比較し。
数部を比較器（ＣＯＭＰ） Ｉにおいて比較し。
それぞれの指数部の差や、どちらの入力データが大きい
か等のシフト制御データを、シフト回路（ＳＦＴＩ）
２． シフト回路（ＳＦＴ２） ３に送出し、それらの
データを用いて仮数部の桁合わせの為のシフト動作を行
っていた。
か等のシフト制御データを、シフト回路（ＳＦＴＩ）
２． シフト回路（ＳＦＴ２） ３に送出し、それらの
データを用いて仮数部の桁合わせの為のシフト動作を行
っていた。
その為、指数部の比較演算と、仮数部のシフト演算とが
逐次的に行われ、時間がかかるという問題があった。
逐次的に行われ、時間がかかるという問題があった。
（ｄ＋ 発明の目的
本発明は上記従来の欠点に鑑み、指数部の比較演算にお
いて、下位ビットの比較結果が上位ビットの比較結果よ
り速く出力されることに着目し、前記シフト制御データ
を幾つかのグループに分け、必要な情報が揃い次第、そ
の情報に対応したシフト動作を実行することにより、で
きるだけシフト制御データの作成（即ち、指数部の比較
演算）とシフト動作とをオーバラップさせて、仮数部の
桁合わせの為のシフト動作の高速化を図る方法を提供す
ることを目的とするものである。
いて、下位ビットの比較結果が上位ビットの比較結果よ
り速く出力されることに着目し、前記シフト制御データ
を幾つかのグループに分け、必要な情報が揃い次第、そ
の情報に対応したシフト動作を実行することにより、で
きるだけシフト制御データの作成（即ち、指数部の比較
演算）とシフト動作とをオーバラップさせて、仮数部の
桁合わせの為のシフト動作の高速化を図る方法を提供す
ることを目的とするものである。
Ｔｅｌ 発明の構成
そしてこの目的は、本発明によれば、２つのデータに対
して浮動小数点データの加減算を行う回路において、入
力データの指数部の比較演算を行って、仮数部の桁合わ
せの為のシフト制御データを作成し、該データによりシ
フト動作を行うのに、指数部の下位ビットを比較してシ
フト制御データを生成する第１の手段と、上記下位ビッ
トを除く一ヒ位ビットを比較してシフト制御データを生
成する第２の手段とを設け、上記第１の手段で生成され
たシフト制御データで、加数部の桁合わせの為の第１の
シフト動作を行い、上記第２の手段で生成されたシフト
制御データで、仮数部の桁合わせの為の第２のシフト動
作を行うようにして、上記シフト制御データの生成動作
と、シフト動作とをオーバラップさせて、仮数部の桁合
わせ動作を行わせる方法を提供することによって達成さ
れ、シフト制御データの生成動作と、シフト動作とがオ
ーバラップされて仮数部の桁合わせが行われるので、該
桁合わせの為のシフト動作の高速化が図れる利点がある
。
して浮動小数点データの加減算を行う回路において、入
力データの指数部の比較演算を行って、仮数部の桁合わ
せの為のシフト制御データを作成し、該データによりシ
フト動作を行うのに、指数部の下位ビットを比較してシ
フト制御データを生成する第１の手段と、上記下位ビッ
トを除く一ヒ位ビットを比較してシフト制御データを生
成する第２の手段とを設け、上記第１の手段で生成され
たシフト制御データで、加数部の桁合わせの為の第１の
シフト動作を行い、上記第２の手段で生成されたシフト
制御データで、仮数部の桁合わせの為の第２のシフト動
作を行うようにして、上記シフト制御データの生成動作
と、シフト動作とをオーバラップさせて、仮数部の桁合
わせ動作を行わせる方法を提供することによって達成さ
れ、シフト制御データの生成動作と、シフト動作とがオ
ーバラップされて仮数部の桁合わせが行われるので、該
桁合わせの為のシフト動作の高速化が図れる利点がある
。
Ｔｆ） 発明の実施例
本発明の主旨を要約すると、本発明は浮動小数点データ
の加減算演算の第１ステツプである仮数部の桁合わせの
為のシフト演算において、シフト制御データを生成する
のに、指数部の下位ビットから上記シフト制御データの
１部が速く生成されることに着目して、指数部の下位ビ
ットから生成されるシフト制御データと、上記下位ビッ
トを除く上位ビットから生成されるシフト制御データと
を用いて、それぞれのシフト制御データが揃い次第、該
シフト制御データに対応したシフト動作を行うようにし
て、シフト制御データの生成動作とシフト動作をオーバ
ラップさせるようにしたものである。
の加減算演算の第１ステツプである仮数部の桁合わせの
為のシフト演算において、シフト制御データを生成する
のに、指数部の下位ビットから上記シフト制御データの
１部が速く生成されることに着目して、指数部の下位ビ
ットから生成されるシフト制御データと、上記下位ビッ
トを除く上位ビットから生成されるシフト制御データと
を用いて、それぞれのシフト制御データが揃い次第、該
シフト制御データに対応したシフト動作を行うようにし
て、シフト制御データの生成動作とシフト動作をオーバ
ラップさせるようにしたものである。
以下本発明の実施例を図面によって詳述する。
第２図が本発明の一実施例をブロック図で示した図であ
り、第３図はシフト制御データの具体例を示した図、第
４図は本発明の詳細な説明する図である。
り、第３図はシフト制御データの具体例を示した図、第
４図は本発明の詳細な説明する図である。
第２図において、ＩＬ １．２は本発明を実施するのに
必要なシフト制御データ生成部で、第１図における比較
器（ＣＯＭＰ＞ １に対応する。２１．３１はシフト制
御データ生成部１１に対応するシフト回路（ＳＦＴ３．
５ＦＴ４） 、 ２２．３２はシフト制御データ生成部
１２に対応するシフト回路（ＳＦＴ５．５ＦＴ６）で、
２Ｌ ２２が第１図におけるシフト回路（ＳＦＴＩ）
２に対応し。
必要なシフト制御データ生成部で、第１図における比較
器（ＣＯＭＰ＞ １に対応する。２１．３１はシフト制
御データ生成部１１に対応するシフト回路（ＳＦＴ３．
５ＦＴ４） 、 ２２．３２はシフト制御データ生成部
１２に対応するシフト回路（ＳＦＴ５．５ＦＴ６）で、
２Ｌ ２２が第１図におけるシフト回路（ＳＦＴＩ）
２に対応し。
３Ｌ ３２が第１図にとけるシフト回路（ＳＦＴ２）
３に対応している。４は第１図で示したものと同じ加算
器（ＣＰ八）である。
３に対応している。４は第１図で示したものと同じ加算
器（ＣＰ八）である。
本発明の主眼となるシフト制御データ生成部１１゜１２
で生成されるシフト制御データＳ＾１． ＳＡ２． Ｓ
＾３１ＳＡ４． Ｔｌｌ、 ＥＸ、の６種類の具体例を
第３図に示している。
で生成されるシフト制御データＳ＾１． ＳＡ２． Ｓ
＾３１ＳＡ４． Ｔｌｌ、 ＥＸ、の６種類の具体例を
第３図に示している。
ここで、ＳＡＩ 、 ＳＡ２が２つの入力データの指数
部の下位ビットを比較して生成されるシフト制御データ
であり、他（７）ＳＡ３ 、 ＳＡ４ 、 ＴＨ，ＥＸ
、は上記指数部の上記下位ビットを除いた上位ビットを
比較して生成されるシフト制御データである。
部の下位ビットを比較して生成されるシフト制御データ
であり、他（７）ＳＡ３ 、 ＳＡ４ 、 ＴＨ，ＥＸ
、は上記指数部の上記下位ビットを除いた上位ビットを
比較して生成されるシフト制御データである。
本実施例においては、該ＳＡＩ 、 ＳＡ２が短い論理
段数によって速く生成されるのに対して、ＳＡ３ 。
段数によって速く生成されるのに対して、ＳＡ３ 。
ＳＡ４ 、 Ｔｌｌ、 ＥＸは長い論理段数によって、
生成に時間がかかる為、ＳＡＩ 、 ＳＡ２によるシフ
ト動作と、ＳＡ３ 、 ＳＡ４ 、 ＴＩ、 ＥＸの生
成とをオーバラップさせて、全体的なシフト制御動作を
高速に行うようにしている。
生成に時間がかかる為、ＳＡＩ 、 ＳＡ２によるシフ
ト動作と、ＳＡ３ 、 ＳＡ４ 、 ＴＩ、 ＥＸの生
成とをオーバラップさせて、全体的なシフト制御動作を
高速に行うようにしている。
今、浮動小数点データの仮数部の精度を１６進数１５桁
とし、指数部は７ビツトで表現して１６の指数として表
示されるものとする。
とし、指数部は７ビツトで表現して１６の指数として表
示されるものとする。
従って、論理的には４ビット単位のシフト制御データが
、０桁シフト−１５桁シフト迄の１６種類必要となるが
、このシフト制御データを、総て生成することは、ハー
ドウェア量を増大させるので、一般には０，１，２．３
桁シフト迄の細かいシフト制御データと、０，４．８．
１２桁シフト迄の粗いシフト制御データの２組を生成し
、その組み合わせによって、上記０〜１５桁の任意のシ
フト制御データを生成し、シフト制御を行っている。
、０桁シフト−１５桁シフト迄の１６種類必要となるが
、このシフト制御データを、総て生成することは、ハー
ドウェア量を増大させるので、一般には０，１，２．３
桁シフト迄の細かいシフト制御データと、０，４．８．
１２桁シフト迄の粗いシフト制御データの２組を生成し
、その組み合わせによって、上記０〜１５桁の任意のシ
フト制御データを生成し、シフト制御を行っている。
従って、それぞれのシフト制御データは、２ビツトで表
示できる。この他に、上記２つの浮動小数点データの指
数部を比較した時、小さい方の指数部を持った仮数部は
上記シフト制御データによって右シフトされるが、大き
い方の指数部を持った仮数部はシフトしないように制御
される必要があり、その識別信号として１ビツト（この
制御ビットをＴＩとする）必要となる。更に、上記指数
部の比較演算において、仮数部の精度である１５桁を越
えるシフトが必要となった時は、仮数部は全６０″とな
ってしまうので、その仮数部の「精度越え」を識別する
信号として１ビツト（この制御ビットをＥＸとする）必
要となる。
示できる。この他に、上記２つの浮動小数点データの指
数部を比較した時、小さい方の指数部を持った仮数部は
上記シフト制御データによって右シフトされるが、大き
い方の指数部を持った仮数部はシフトしないように制御
される必要があり、その識別信号として１ビツト（この
制御ビットをＴＩとする）必要となる。更に、上記指数
部の比較演算において、仮数部の精度である１５桁を越
えるシフトが必要となった時は、仮数部は全６０″とな
ってしまうので、その仮数部の「精度越え」を識別する
信号として１ビツト（この制御ビットをＥＸとする）必
要となる。
上記の結果、本実施例におけるシフト制御データは、シ
フト量を決める制御ビットが４ビツト（ＳＡＩ 、 Ｓ
Ａ２と、ＳＡ３．ＳＡ４）と、上記Ｔｌｌビットと、Ｅ
Ｘビットの合計６ビツトが必要となる。
フト量を決める制御ビットが４ビツト（ＳＡＩ 、 Ｓ
Ａ２と、ＳＡ３．ＳＡ４）と、上記Ｔｌｌビットと、Ｅ
Ｘビットの合計６ビツトが必要となる。
上記６種類のシフト制御データ（ＳＡＩ 、 ＳＡ２
。
。
ＳＡ３ 、 ＳＡ４ 、 Ｔｌｌ、 ＥＸ、 ）と仮数
部のシフト態様との関係を示したものが、第３図である
。
部のシフト態様との関係を示したものが、第３図である
。
ここで、↑１１−ＯはＤＡＴＡＩの指数部＜ ＤＡＴＡ
２の指数部の場合であり、ＤＡＴＡ２の仮数部はシフト
回路（ＳＰＴ４） ３１． （ＳＦＴ６） ３２を素通
りするように制御される。ＴＩ＋＝１はＤＡＴＡＩの指
数部＞ ＤＡＴＡ２の指数部の場合であり、ＤＡＴＡＩ
の仮数部がシフト回路（ＳＦＴ３） ２１． （ＳＦｔ
５） ２２を素通りするように制御される。
２の指数部の場合であり、ＤＡＴＡ２の仮数部はシフト
回路（ＳＰＴ４） ３１． （ＳＦＴ６） ３２を素通
りするように制御される。ＴＩ＋＝１はＤＡＴＡＩの指
数部＞ ＤＡＴＡ２の指数部の場合であり、ＤＡＴＡＩ
の仮数部がシフト回路（ＳＦＴ３） ２１． （ＳＦｔ
５） ２２を素通りするように制御される。
次に、ＥＸ＝１の場合は、シフトされる側のデータの仮
数部が全“０”になるように制御される。
数部が全“０”になるように制御される。
勿論、ＳＡＩ 、 ＳＡ２ 、 ＳＡ３ 、 ＳＡ４
＝１１１１の場合も、シフトされる側の仮数部は全“θ
″となる。
＝１１１１の場合も、シフトされる側の仮数部は全“θ
″となる。
以下、第３図のシフト制御データを参照しながら、第２
図によって、本発明を実施した場合の動作を説明する。
図によって、本発明を実施した場合の動作を説明する。
上記のように、０桁、１桁、２桁、３桁の細かいシフト
を行う為のシフト制御データＳＡＩ 、 ＳＡ２は、２
つの浮動小数点データ１．２の指数部の下位ビットを、
ｒｓＡ １ 、ＳＡ２算出回路」１１に入力することに
よって、短時間でめられるので、該ＳＡＩ 。
を行う為のシフト制御データＳＡＩ 、 ＳＡ２は、２
つの浮動小数点データ１．２の指数部の下位ビットを、
ｒｓＡ １ 、ＳＡ２算出回路」１１に入力することに
よって、短時間でめられるので、該ＳＡＩ 。
ＳＡ２信号が得られた時点で、シフト回路（ＳＦＴ３）
２Ｌ （ＳＦＴ４） ３１に入力して、上記の細かいシ
フト動作を行うように制御する。
２Ｌ （ＳＦＴ４） ３１に入力して、上記の細かいシ
フト動作を行うように制御する。
該細かいシフト動作中に、他のシフト制御データ（０桁
、４桁、８桁、１２桁の粗いシフトを行う為のシフト制
御データＳＡ３ 、 ＳＡ４と、その他のシフト制御ビ
ットｎ１． ＥＸ）を、２つの浮動小数点データ１，２
の指数部の上記下位ビットを除く上位ビア）を、ｒＳＡ
３．ＳＡ４．ＴＨ，ＥＸ算出回路」１２に入力すること
によって生成し、該ＳＡ３ 、 ＳＡ４ 、、 ＴＨ，
ＥＸ信号が得られた時点にて、シフト回路（ＳＦＴ５）
２２゜（ＳＦＴ６） ３２に入力して、多数桁の粗い
シフト動作を行うように制御するのである。
、４桁、８桁、１２桁の粗いシフトを行う為のシフト制
御データＳＡ３ 、 ＳＡ４と、その他のシフト制御ビ
ットｎ１． ＥＸ）を、２つの浮動小数点データ１，２
の指数部の上記下位ビットを除く上位ビア）を、ｒＳＡ
３．ＳＡ４．ＴＨ，ＥＸ算出回路」１２に入力すること
によって生成し、該ＳＡ３ 、 ＳＡ４ 、、 ＴＨ，
ＥＸ信号が得られた時点にて、シフト回路（ＳＦＴ５）
２２゜（ＳＦＴ６） ３２に入力して、多数桁の粗い
シフト動作を行うように制御するのである。
シフト回路（ＳＦＴ３） ２Ｌ （ＳＰＴ４） ３１の
実行開始時には、前記Ｔｌｌ信号は生成されていないの
で、ＳＡ１ 、 ＳＡ２信号によって、２つのデータと
も、同じようにシフトを行っておき、シフト回路（ＳＦ
Ｔ５）２２、（ＳＦＴ６） ３２でのシフト動作実行時
に、−上記ＴＨ信号に基づいて、元のデータをセレクト
できるよ１ うに〔即ち、シフト回路（ＳＦＴ３） ２１． （ＳＦ
↑４）３１のバイパスルートを設けて、上記ＴＨ倍信号
セレクトできるように〕しておく。
実行開始時には、前記Ｔｌｌ信号は生成されていないの
で、ＳＡ１ 、 ＳＡ２信号によって、２つのデータと
も、同じようにシフトを行っておき、シフト回路（ＳＦ
Ｔ５）２２、（ＳＦＴ６） ３２でのシフト動作実行時
に、−上記ＴＨ信号に基づいて、元のデータをセレクト
できるよ１ うに〔即ち、シフト回路（ＳＦＴ３） ２１． （ＳＦ
↑４）３１のバイパスルートを設けて、上記ＴＨ倍信号
セレクトできるように〕しておく。
このようにして、シフト回路（ＳＦＴ３） ２１． （
ＳＦＴ４） ３１でのシフト動作と、「ＳＡ３．ＳＡ４
．Ｔｌｌ、ＥＸ算出回路」１２でのシフト制御データの
生成動作とを、並列に実行させることにより、加算器（
ＣＰＡ ） ４への入力データを、より短い時間で得る
ことができる。
ＳＦＴ４） ３１でのシフト動作と、「ＳＡ３．ＳＡ４
．Ｔｌｌ、ＥＸ算出回路」１２でのシフト制御データの
生成動作とを、並列に実行させることにより、加算器（
ＣＰＡ ） ４への入力データを、より短い時間で得る
ことができる。
上記のシフト制御データの生成動作（即ち、指数部の比
較演算）と仮数部のシフ１−動作（即ち、５ＦＴ３．５
ＦＴ４でのシフト動作と、５ＦＴ５．５ＦＴ６でのシフ
ト動作）との相互関係をタイムチャートで示したものが
第４図である。
較演算）と仮数部のシフ１−動作（即ち、５ＦＴ３．５
ＦＴ４でのシフト動作と、５ＦＴ５．５ＦＴ６でのシフ
ト動作）との相互関係をタイムチャートで示したものが
第４図である。
本図において、（イ）は従来方式の場合を示し、（ロ）
は本発明を実施した場合を示している。本図から明らか
なように、本発明を実施した場合には、ｒＳＡ３．ＳＡ
４．Ｔｌ（、ＥＸ算出回路」１２での動作と、シフト回
路（ＳＦＴ３） ２１． （ＳＦＴ４） ３１でのシフ
ト動作が並列に行われるので、仮数部の桁合わせの為２ のシフト動作全体が、従来方式に比較して短時間で実行
できることが分かる。
は本発明を実施した場合を示している。本図から明らか
なように、本発明を実施した場合には、ｒＳＡ３．ＳＡ
４．Ｔｌ（、ＥＸ算出回路」１２での動作と、シフト回
路（ＳＦＴ３） ２１． （ＳＦＴ４） ３１でのシフ
ト動作が並列に行われるので、仮数部の桁合わせの為２ のシフト動作全体が、従来方式に比較して短時間で実行
できることが分かる。
（Ｉｎ 発明の効果
以上、詳細に説明したように、本発明の浮動小数点加減
算方式は、浮動小数点データの加減算演算の第１ステツ
プである仮数部の桁合わせの為のシフト演算において、
シフト制御データを生成するのに、指数部の下位ビット
から上記シフト制御データの１部が速く生成されること
に着目して、指数部の下位ビットから生成されるシフト
制御データと、上記下位ビットを除く上位ビットから生
成されるシフト制御データとを用いて、それぞれのシフ
ト制御データが揃い次第、該シフト制御データに対応し
たシフト動作を行うようにして、シフト制御データの生
成動作と、シフト動作をオーバラップさせるように制御
されるので、浮動小数点データの加減算における仮数部
の桁合わせの為のシフト動作を高速に実行できる効果が
ある。
算方式は、浮動小数点データの加減算演算の第１ステツ
プである仮数部の桁合わせの為のシフト演算において、
シフト制御データを生成するのに、指数部の下位ビット
から上記シフト制御データの１部が速く生成されること
に着目して、指数部の下位ビットから生成されるシフト
制御データと、上記下位ビットを除く上位ビットから生
成されるシフト制御データとを用いて、それぞれのシフ
ト制御データが揃い次第、該シフト制御データに対応し
たシフト動作を行うようにして、シフト制御データの生
成動作と、シフト動作をオーバラップさせるように制御
されるので、浮動小数点データの加減算における仮数部
の桁合わせの為のシフト動作を高速に実行できる効果が
ある。
第１図は従来方式の桁合わせ演算に関連する回路例をブ
ロック図で示した図、第２図が本発明の一実施例をブロ
ック図で示した図、第３図はシフト制御データの具体例
を示した図、第４図は本発明の詳細な説明する図である
。 図面において、１は比較器（ＣＯＭＰ） 、 ２．３は
シフト回路（ＳＦＴｌｔ ５ＦＴ２＞ 、 ４は加算器
（ＣＰＡ）。 １１はＳＡ１．Ｓへ２算出回路、１２はＳＡ３．ＳＡ４
．ＴＨ，ＥＸ算出回路、 ２１．ａｌ、２２．３２はシ
フト回路（ＳＦＴ３．５ＦＴ４゜５ＰＴ５． ５ＦＴ６
） 、ＳＡＩ 、ＳＡ２．ＳＡ３ 、ＳＡ４ 、ＴＩ、
ＥＸはシフト制御データ、をそれぞれ示す。 へカテ゛ニク１ △カテ゛′−７２ う１ｆ丈ηＹ藺１，４６’季 ｐ＋ 圀 へカデー７１ 人力デ′−７２ 楓教寿！関料茎 郊 ２ 圓 峰３ 粗 （イン 吟閉 吟間
ロック図で示した図、第２図が本発明の一実施例をブロ
ック図で示した図、第３図はシフト制御データの具体例
を示した図、第４図は本発明の詳細な説明する図である
。 図面において、１は比較器（ＣＯＭＰ） 、 ２．３は
シフト回路（ＳＦＴｌｔ ５ＦＴ２＞ 、 ４は加算器
（ＣＰＡ）。 １１はＳＡ１．Ｓへ２算出回路、１２はＳＡ３．ＳＡ４
．ＴＨ，ＥＸ算出回路、 ２１．ａｌ、２２．３２はシ
フト回路（ＳＦＴ３．５ＦＴ４゜５ＰＴ５． ５ＦＴ６
） 、ＳＡＩ 、ＳＡ２．ＳＡ３ 、ＳＡ４ 、ＴＩ、
ＥＸはシフト制御データ、をそれぞれ示す。 へカテ゛ニク１ △カテ゛′−７２ う１ｆ丈ηＹ藺１，４６’季 ｐ＋ 圀 へカデー７１ 人力デ′−７２ 楓教寿！関料茎 郊 ２ 圓 峰３ 粗 （イン 吟閉 吟間
Claims (1)
- ２つのデータに対して浮動小数点データの加減算を行う
回路において、上記２つの入力データの指数部の比較演
算を行って、仮数部の桁合わせの為のシフト制御データ
を作成し、該データによりシフト動作を行うのに、指数
部の下位ビットを比較してシフト制御データを生成する
第１の手段と、上記下位ビットを除（上位ピッＩ・を比
較してシフト制御データを生成する第２の手段とを設け
、」二記第１の手段で生成されたシフト制御データで、
仮数部の桁合わせの為の第１のシフト動作を行い、上記
第２の手段で生成されたシフト制御データで、仮数部の
桁合わせの為の第２のシフト動作を行うようにして、上
記シフト制御データの生成動作と、シフト動作とをオー
バラップさせて、仮数部の桁合わせ動作を行わせること
を特徴とする浮動小数点加減算方式。
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58248422A JPS60142736A (ja) | 1983-12-29 | 1983-12-29 | 浮動小数点加減算方式 |
| CA000468679A CA1229415A (en) | 1983-12-09 | 1984-11-27 | Floating-point addition/subtraction system |
| AU36270/84A AU555230B2 (en) | 1983-12-09 | 1984-12-04 | Floating-point addition/subtraction system |
| EP84308518A EP0145465B1 (en) | 1983-12-09 | 1984-12-07 | Floating-point addition/subtraction system |
| ES538377A ES8602270A1 (es) | 1983-12-09 | 1984-12-07 | Una instalacion electronica de suma-resta en punto flotante |
| BR8406284A BR8406284A (pt) | 1983-12-09 | 1984-12-07 | Sistema de adicao/subtracao com virgula flutuante para duas series de dados |
| DE8484308518T DE3481788D1 (de) | 1983-12-09 | 1984-12-07 | Addier/substrahiersystem fuer gleitkommazahlen. |
| KR1019840007775A KR890004307B1 (ko) | 1983-12-09 | 1984-12-08 | 부동소수점 가감산 장치 |
| US07/206,930 US5016209A (en) | 1983-12-09 | 1988-05-31 | Floating-point addition/subtraction system with digit position alignment between fractions of multiple sets of data |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58248422A JPS60142736A (ja) | 1983-12-29 | 1983-12-29 | 浮動小数点加減算方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60142736A true JPS60142736A (ja) | 1985-07-27 |
| JPH0160857B2 JPH0160857B2 (ja) | 1989-12-26 |
Family
ID=17177885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58248422A Granted JPS60142736A (ja) | 1983-12-09 | 1983-12-29 | 浮動小数点加減算方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60142736A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02125328A (ja) * | 1988-11-04 | 1990-05-14 | Toshiba Corp | 差動バレルシフタ |
-
1983
- 1983-12-29 JP JP58248422A patent/JPS60142736A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02125328A (ja) * | 1988-11-04 | 1990-05-14 | Toshiba Corp | 差動バレルシフタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0160857B2 (ja) | 1989-12-26 |
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