JPH02125333A - プログラムメモリ - Google Patents
プログラムメモリInfo
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- JPH02125333A JPH02125333A JP63279077A JP27907788A JPH02125333A JP H02125333 A JPH02125333 A JP H02125333A JP 63279077 A JP63279077 A JP 63279077A JP 27907788 A JP27907788 A JP 27907788A JP H02125333 A JPH02125333 A JP H02125333A
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- 239000000470 constituent Substances 0.000 claims 1
- 101100524639 Toxoplasma gondii ROM3 gene Proteins 0.000 description 10
- 101100328887 Caenorhabditis elegans col-34 gene Proteins 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000013507 mapping Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、所定処理ルーチンのためのプログラムメモリ
に関し、例えば浮動小数点演算プログラムのようなそれ
自体各種システムに利用可能な独立機能をもったマスク
ＲＯＭ （リード・オンリ・メモリ）で成るサブルーチ
ン用プログラムメモリに適用して有効な技術に関するも
のである。
に関し、例えば浮動小数点演算プログラムのようなそれ
自体各種システムに利用可能な独立機能をもったマスク
ＲＯＭ （リード・オンリ・メモリ）で成るサブルーチ
ン用プログラムメモリに適用して有効な技術に関するも
のである。
プログラム内である目的のために繰返し利用されるプロ
グラムのサブセットなどをサブルーチンと呼び、例えば
基本演算や浮動小数点演算、さらには特定の入出力機器
へのデータ入出力を行うプログラムなどをサブルーチン
化することができる。
グラムのサブセットなどをサブルーチンと呼び、例えば
基本演算や浮動小数点演算、さらには特定の入出力機器
へのデータ入出力を行うプログラムなどをサブルーチン
化することができる。
プログラム中におけるメインルーチンからサブルーチン
への分岐は分岐命令を実行することにより行われる。
への分岐は分岐命令を実行することにより行われる。
ところで、演算プログラムなど特定制御機能を司るため
のプログラムをＲＯＭ化したサブルーチン用ＲＯＭパッ
ケージが提供されているが、斯るＲＯＭパッケージは、
プログラム実行空間にマツピングされるべきアドレス空
間が固定化されていた。即ち、ＲＯＭパッケージは、メ
インルーチンの分岐命令に含まれる絶対番地表示の分岐
先アドレスによって特定処理ルーチンに分岐されるよう
になっており、これに従い、ＲＯＭパッケージに含まれ
る処理ルーチン内でさらに分岐する場合にも当該分岐命
令の分岐先アドレスはプログラム実行空間における絶対
番地で与えられるようになっていた。
のプログラムをＲＯＭ化したサブルーチン用ＲＯＭパッ
ケージが提供されているが、斯るＲＯＭパッケージは、
プログラム実行空間にマツピングされるべきアドレス空
間が固定化されていた。即ち、ＲＯＭパッケージは、メ
インルーチンの分岐命令に含まれる絶対番地表示の分岐
先アドレスによって特定処理ルーチンに分岐されるよう
になっており、これに従い、ＲＯＭパッケージに含まれ
る処理ルーチン内でさらに分岐する場合にも当該分岐命
令の分岐先アドレスはプログラム実行空間における絶対
番地で与えられるようになっていた。
尚、サブルーチンについて記載された文献の例としては
昭和６０年１２月２５日オーム社発行のｒマイクロコン
ピュータハンドブックＪ Ｐ２Ｓ５がある。
昭和６０年１２月２５日オーム社発行のｒマイクロコン
ピュータハンドブックＪ Ｐ２Ｓ５がある。
しかしながら、ＲＯＭパッケージにおいて処理ルーチン
への分岐及び処理ルーチン内での分岐の双方がプログラ
ム実行空間の絶対番地で管理されていると、プログラム
実行空間において予めＲＯＭパッケージに割り当てられ
ているアドレス空間を変更する場合には、処理ルーチン
内での分岐先を指定するための絶対番地を変更しなけれ
ばならない、このため、システムの要求仕様に応じてＲ
ＯＭパッケージのマツピング位置を変更したり。
への分岐及び処理ルーチン内での分岐の双方がプログラ
ム実行空間の絶対番地で管理されていると、プログラム
実行空間において予めＲＯＭパッケージに割り当てられ
ているアドレス空間を変更する場合には、処理ルーチン
内での分岐先を指定するための絶対番地を変更しなけれ
ばならない、このため、システムの要求仕様に応じてＲ
ＯＭパッケージのマツピング位置を変更したり。
同−ＲＯＭパッケージを種類の異なるシステムに適用さ
せようとすると、ＲＯＭパッケージに割り当てられる絶
対番地の変更や相違に伴って、処理ルーチンの内容変更
、さらにはこれに伴うＲＯＭパッケージの記憶情報修正
、特にＲＯＭパッケージがマスクＲＯＭで成る場合には
マスクパターンを変更したりしなければならない。
せようとすると、ＲＯＭパッケージに割り当てられる絶
対番地の変更や相違に伴って、処理ルーチンの内容変更
、さらにはこれに伴うＲＯＭパッケージの記憶情報修正
、特にＲＯＭパッケージがマスクＲＯＭで成る場合には
マスクパターンを変更したりしなければならない。
本発明の目的は、サブルーチンのような所定の処理ルー
チンを内蔵したプログラムメモリを、プログラム実行空
間におけるその割り付はアドレスに対して汎用利用可能
にすることにある。
チンを内蔵したプログラムメモリを、プログラム実行空
間におけるその割り付はアドレスに対して汎用利用可能
にすることにある。
本発明の前記ならびにそのほかの目的と新規な特徴は本
明細書の記述及び添付図面から明らかになるであろう。
明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。
を簡単に説明すれば下記の通りである。
すなわち、処理ルーチン内での分岐を相対分岐とした処
理ルーチンの構成命令を格納する処理ルーチン格納領域
と、上記処理ルーチンへの分岐を相対分岐とする相対分
岐命令を格納した分岐テーブル領域とをメモリセルアレ
イに含めてプログラムメモリを構成するものである。
理ルーチンの構成命令を格納する処理ルーチン格納領域
と、上記処理ルーチンへの分岐を相対分岐とする相対分
岐命令を格納した分岐テーブル領域とをメモリセルアレ
イに含めてプログラムメモリを構成するものである。
上記相対分岐命令が、命令コードと、相対アドレスと、
相対アドレスの向きを指定する符号ビットとを含む形式
とされる場合には、上記分岐テーブル領域は、メモリセ
ルアレイにおける途中のアドレスから始まる領域に配置
するとよい。
相対アドレスの向きを指定する符号ビットとを含む形式
とされる場合には、上記分岐テーブル領域は、メモリセ
ルアレイにおける途中のアドレスから始まる領域に配置
するとよい。
上記した手段によれば、メインルーチンのような“所定
の動作プログラムがそれに含まれる絶対分岐命令により
分岐テーブル領域内の相対分岐命令に分岐すると、これ
により指定される相対分岐命令によりさらに処理ルーチ
ン格納領域内の所要処理ルーチンへ分岐される。処理ル
ーチン内での分岐も当該処理ルーチンに含まれる相対分
岐命令で行われる。このようにサブルーチンのような動
作プログラムのためのプログラムメモリを相対アドレス
を利用して管理する構造は、このプログラムメモリをプ
ログラム実行空間のどの位置に配置しても、そのプログ
ラムメモリに含まれる処理ルーチンの内容を一切変更し
ないでも済むように作用する。
の動作プログラムがそれに含まれる絶対分岐命令により
分岐テーブル領域内の相対分岐命令に分岐すると、これ
により指定される相対分岐命令によりさらに処理ルーチ
ン格納領域内の所要処理ルーチンへ分岐される。処理ル
ーチン内での分岐も当該処理ルーチンに含まれる相対分
岐命令で行われる。このようにサブルーチンのような動
作プログラムのためのプログラムメモリを相対アドレス
を利用して管理する構造は、このプログラムメモリをプ
ログラム実行空間のどの位置に配置しても、そのプログ
ラムメモリに含まれる処理ルーチンの内容を一切変更し
ないでも済むように作用する。
また、相対分岐命令に含まれる符号ビットは相対アドレ
スによる分岐先を分岐テーブル領域の前後２方向とする
から、分岐テーブル領域をメモリセルアレイの途中の領
域に配置しておくことは。
スによる分岐先を分岐テーブル領域の前後２方向とする
から、分岐テーブル領域をメモリセルアレイの途中の領
域に配置しておくことは。
相対アドレスのビット数に対して格納可能な処理ルーチ
ンの量を最大限とするように働く。
ンの量を最大限とするように働く。
第２図には本発明の一実施例であるサブルーチン用ＲＯ
ＭパッケージとしてのＲＯＭ３を含むシステム構成例が
示される。
ＭパッケージとしてのＲＯＭ３を含むシステム構成例が
示される。
第２図にはシステムバス１に結合されたＣＰＵ（セント
ラル・プロセッシング・ユニット）２、ＲＯＭ３、及び
ＲＡＭ４が代表的に示されている。
ラル・プロセッシング・ユニット）２、ＲＯＭ３、及び
ＲＡＭ４が代表的に示されている。
上記ＲＡＭ４は、特に制限されないが１図示しないフロ
ッピディスクからロードされるメインルーチンとしての
動作プログラムが格納されると共に。
ッピディスクからロードされるメインルーチンとしての
動作プログラムが格納されると共に。
スタック領域５などＣＰＵ２のワーク領域とじて利用さ
れる。上記ＲＯＭ３は、ＲＡＭ４に格納される動作プロ
グラムの実行に際して繰返し利用されるような所要のサ
ブルーチンとされる処理ルーチンのための命令を格納し
た処理ルーチン格納領域１０と、この処理ルーチン格納
領域１０に含まれる処理ルーチンを相対アドレスで指定
するための相対分岐命令を格納した分岐テーブル領域１
１とを含んで成り、例えばマスクＲＯＭによって構成さ
れる。上記ＣＰＵ２はプログラムカウンタ６の示すアド
レスに従って命令を読み込んで内部を制御する命令制御
部７やこの命令制御部７の制御に従って命令を実行する
演算実行部８などを備える。
れる。上記ＲＯＭ３は、ＲＡＭ４に格納される動作プロ
グラムの実行に際して繰返し利用されるような所要のサ
ブルーチンとされる処理ルーチンのための命令を格納し
た処理ルーチン格納領域１０と、この処理ルーチン格納
領域１０に含まれる処理ルーチンを相対アドレスで指定
するための相対分岐命令を格納した分岐テーブル領域１
１とを含んで成り、例えばマスクＲＯＭによって構成さ
れる。上記ＣＰＵ２はプログラムカウンタ６の示すアド
レスに従って命令を読み込んで内部を制御する命令制御
部７やこの命令制御部７の制御に従って命令を実行する
演算実行部８などを備える。
第３図には上記ＲＯＭ３の構成ブロック図の一例が示さ
れる。
れる。
ＲＯＭ３は複数個のメモリセルをマトリクス配置したメ
モリセルアレイ１４を有し、同一行に配置されたメモリ
セルの選択端子は行毎にワード線ＷＬ、〜ＷＬｉに結合
され、同一列に配置されたメモリセルのデータ出力端子
は列毎にビット線ＢＬ０〜ＢＬｎに結合される。ワード
線ＷＬ、〜ＷＬｉは、上記ＣＰＵ２から与えられるロー
アドレス信号Ａｒをデコードするローアドレスデコーダ
１５の出力選択信号によりそのローアドレス信号Ａｒに
対応するものが選択レベルにされる。ビット線ＢＬ、〜
ＢＬｎは、上記ＣＰＵ２から与えられるカラムアドレス
信号Ａｃをデコードするカラムアドレスデコーダ１６の
出力選択信号にて制御されるカラム選択回路１７のスイ
ッチ動作により、そのカラムアドレス信号Ａｃに対応す
るものが選択されて読み出し回路１８に導通にされる。
モリセルアレイ１４を有し、同一行に配置されたメモリ
セルの選択端子は行毎にワード線ＷＬ、〜ＷＬｉに結合
され、同一列に配置されたメモリセルのデータ出力端子
は列毎にビット線ＢＬ０〜ＢＬｎに結合される。ワード
線ＷＬ、〜ＷＬｉは、上記ＣＰＵ２から与えられるロー
アドレス信号Ａｒをデコードするローアドレスデコーダ
１５の出力選択信号によりそのローアドレス信号Ａｒに
対応するものが選択レベルにされる。ビット線ＢＬ、〜
ＢＬｎは、上記ＣＰＵ２から与えられるカラムアドレス
信号Ａｃをデコードするカラムアドレスデコーダ１６の
出力選択信号にて制御されるカラム選択回路１７のスイ
ッチ動作により、そのカラムアドレス信号Ａｃに対応す
るものが選択されて読み出し回路１８に導通にされる。
読み出し回路１８は、ローアドレス信号Ａｒ及びカラム
アドレス信号Ａｃにより選択されたメモリセルデータを
外部に出力する。
アドレス信号Ａｃにより選択されたメモリセルデータを
外部に出力する。
ＲＯＭ３において、上記処理ルーチン格納領域１０と、
分岐テーブル領域１１はメモリセルアレイ１４に形成さ
れている。
分岐テーブル領域１１はメモリセルアレイ１４に形成さ
れている。
次にＲＯＭ３の処理ルーチン格納領域１０と分岐テーブ
ル領域１１を第１図をも参照しながら詳細に説明する。
ル領域１１を第１図をも参照しながら詳細に説明する。
第１図にはプログラム実行空間に配置されたＲＡＭ４の
動作プログラム格納領域とＲＯＭ３の処理ルーチン格納
領域ｌＯ及び分岐テーブル領域１１が示される。第１図
には６８０００系ＣＰＵの命令を利用した例が示されて
いる。
動作プログラム格納領域とＲＯＭ３の処理ルーチン格納
領域ｌＯ及び分岐テーブル領域１１が示される。第１図
には６８０００系ＣＰＵの命令を利用した例が示されて
いる。
処理ルーチン格納領域１０には例えば浮動小数点演算に
必要とされるような所要のサブルーチン実行のための各
種命令が所定の順番に接結されている。この処理ルーチ
ンにＲＯＭａ内での分岐命令が含まれる場合、当該分岐
命令は相対分岐命令とされる。相対分岐命令は少なくと
も命令コードと相対アドレスを対にして含むフォーマッ
トを有する。第１図において斯る相対分岐命令はＢＳＲ
（Ｂｒａｎｃｈ ｔｏ ５ｕｂｒｏｕｔｉｎｅ）命
令とされる。このＢＳＲ命令は、プログラムカウンタの
値をスタック領域に退避すると共に、そのときのプログ
ラムカウンタの値に相対アドレスを加算して次の命令ア
ドレスとする処理内容を有する。
必要とされるような所要のサブルーチン実行のための各
種命令が所定の順番に接結されている。この処理ルーチ
ンにＲＯＭａ内での分岐命令が含まれる場合、当該分岐
命令は相対分岐命令とされる。相対分岐命令は少なくと
も命令コードと相対アドレスを対にして含むフォーマッ
トを有する。第１図において斯る相対分岐命令はＢＳＲ
（Ｂｒａｎｃｈ ｔｏ ５ｕｂｒｏｕｔｉｎｅ）命
令とされる。このＢＳＲ命令は、プログラムカウンタの
値をスタック領域に退避すると共に、そのときのプログ
ラムカウンタの値に相対アドレスを加算して次の命令ア
ドレスとする処理内容を有する。
分岐テーブル領域１１は、処理ルーチン格納領域１ｏに
含まれる所定の処理ルーチンに分岐するための複数の相
対分岐命令が含まれている。第１図において斯る相対分
岐命令はＢＲＡ（Ｂｒａｎｃ ｈ Ａ ｌ ｗ ａ
ｙ ｓ ）命令とされる。このＢＲＡ命令は、プログラ
ムカウンタの値に相対アドレスを加算して次の命令アド
レスとする処理内容を有する。このＢＲＡ命令は、ＲＡ
Ｍ４に設定されているメインルーチンの分岐により実行
される。メインルーチンにおける分岐命令はＪＳＲ（Ｊ
ｕｍｐ ｔｏ ５ｕｂｒｏｕｔｉｎｅ）命令とされ
る。
含まれる所定の処理ルーチンに分岐するための複数の相
対分岐命令が含まれている。第１図において斯る相対分
岐命令はＢＲＡ（Ｂｒａｎｃ ｈ Ａ ｌ ｗ ａ
ｙ ｓ ）命令とされる。このＢＲＡ命令は、プログラ
ムカウンタの値に相対アドレスを加算して次の命令アド
レスとする処理内容を有する。このＢＲＡ命令は、ＲＡ
Ｍ４に設定されているメインルーチンの分岐により実行
される。メインルーチンにおける分岐命令はＪＳＲ（Ｊ
ｕｍｐ ｔｏ ５ｕｂｒｏｕｔｉｎｅ）命令とされ
る。
このＪＳＲ命令はプログラム実行空間における絶対アド
レス表示の分岐先アドレスをオペランドとして持ち、プ
ログラムカウンタの値をスタック領域に退避すると共に
、プログラムカウンタの値をそのオペランドとしての絶
対アドレスに変更して次の命令アドレスとする処理内容
を有する。
レス表示の分岐先アドレスをオペランドとして持ち、プ
ログラムカウンタの値をスタック領域に退避すると共に
、プログラムカウンタの値をそのオペランドとしての絶
対アドレスに変更して次の命令アドレスとする処理内容
を有する。
尚、処理ルーチン格納領域１０に設定すべき処理ルーチ
ンと、分岐テーブル領域１１に設定すべき分岐命令との
作成に当たって、両者をリンクするためのリンカは、ア
センブルされるべき相対分岐命令における分岐アドレス
部の外部参照シンボルと処理ルーチンの外部定義シンボ
ルとを相対番地形式で対応相は可能な機能が必要とされ
、このような機能は一般にＦＤＯ８と呼ばれるオペレー
ティングシステムによって得ることができる。
ンと、分岐テーブル領域１１に設定すべき分岐命令との
作成に当たって、両者をリンクするためのリンカは、ア
センブルされるべき相対分岐命令における分岐アドレス
部の外部参照シンボルと処理ルーチンの外部定義シンボ
ルとを相対番地形式で対応相は可能な機能が必要とされ
、このような機能は一般にＦＤＯ８と呼ばれるオペレー
ティングシステムによって得ることができる。
次に第１図に従ってメインルーチンからサブルーチンへ
の分岐動作を説明する。
の分岐動作を説明する。
ＣＰＵ２がＲＡＭ４に格納されているメインルーチンに
従って動作制御を行っているとき、ＣＰＵ２がＲＡＭ４
に含まれる絶対分岐命令としてのＪＳＲ命令をフェッチ
すると、ＣＰＵ２はそのときのプログラムカウンタの値
をスタック領域に退避させると共に、当該ＪＳＲ命令に
含まれる分岐先絶対アドレス（α＋ｌｘ）をプログラム
カウンタに設定する。ここでアドレス（α）はプログラ
ム実行空間におけるＲＯＭ３の先頭アドレス、（＄Ｘ）
はＲＯＭ３の先頭アドレスを起点とした相対アドレスと
する。
従って動作制御を行っているとき、ＣＰＵ２がＲＡＭ４
に含まれる絶対分岐命令としてのＪＳＲ命令をフェッチ
すると、ＣＰＵ２はそのときのプログラムカウンタの値
をスタック領域に退避させると共に、当該ＪＳＲ命令に
含まれる分岐先絶対アドレス（α＋ｌｘ）をプログラム
カウンタに設定する。ここでアドレス（α）はプログラ
ム実行空間におけるＲＯＭ３の先頭アドレス、（＄Ｘ）
はＲＯＭ３の先頭アドレスを起点とした相対アドレスと
する。
これにより、ＣＰＵ２はその分岐先絶対アドレス（α＋
＄ｘ）に従って相対分岐命令としてのＢＲＡ命令をフェ
ッチする。このＢＲＡ命令をフェッチしたＣＰＵ２は、
そのときのプログラムカウンタの値に、当該ＢＲＡ命令
に含まれる相対アドレス（＄ｙ）を加算し、このプログ
ラムカウンタの値（α＋＄ｘ＋＄ｙ）により指定される
アドレスの処理ルーチンに分岐して当該処理ルーチンを
実行開始する。ＣＰＵ２が順次サブルーチンを実行する
途中でＢＳＲ命令をフェッチすると、そのときのプログ
ラムカウンタの値を退避させると共に、当該命令に含ま
れる相対アドレス（＄２）をプログラムカウンタに加算
し、このプログラムカウンタの値によりサブルーチン内
部でさらに分岐する０分岐した処理ルーチンの最後でＲ
ＴＳ （Ｒｅｔｕｒｎ ｆｒｏｍ ５ｕｂｒｏｕｔ
ｉｎｅ）′命令を実行することにより、ＣＰＵ２は上記
ＢＳＲ命令の次の命令に戻り、戻った先の処理ルーチン
を継続実行する。そして当該処理ルーチンの最後にＲＴ
Ｓ命令を実行することにより、ＣＰＵ２はメインルーチ
ンにおけるＪＳＲ命令の次の命令をフェッチして命令実
行動作を継続する。
＄ｘ）に従って相対分岐命令としてのＢＲＡ命令をフェ
ッチする。このＢＲＡ命令をフェッチしたＣＰＵ２は、
そのときのプログラムカウンタの値に、当該ＢＲＡ命令
に含まれる相対アドレス（＄ｙ）を加算し、このプログ
ラムカウンタの値（α＋＄ｘ＋＄ｙ）により指定される
アドレスの処理ルーチンに分岐して当該処理ルーチンを
実行開始する。ＣＰＵ２が順次サブルーチンを実行する
途中でＢＳＲ命令をフェッチすると、そのときのプログ
ラムカウンタの値を退避させると共に、当該命令に含ま
れる相対アドレス（＄２）をプログラムカウンタに加算
し、このプログラムカウンタの値によりサブルーチン内
部でさらに分岐する０分岐した処理ルーチンの最後でＲ
ＴＳ （Ｒｅｔｕｒｎ ｆｒｏｍ ５ｕｂｒｏｕｔ
ｉｎｅ）′命令を実行することにより、ＣＰＵ２は上記
ＢＳＲ命令の次の命令に戻り、戻った先の処理ルーチン
を継続実行する。そして当該処理ルーチンの最後にＲＴ
Ｓ命令を実行することにより、ＣＰＵ２はメインルーチ
ンにおけるＪＳＲ命令の次の命令をフェッチして命令実
行動作を継続する。
第１図の説明では分岐テーブル領域１１はＲＯＭ３の先
頭アドレスから始まり、その後に処理ルーチン格納領域
１０が設定されているが、ＢＲＡ命令やＢＳＲ命令など
の相対分岐命令は、第４図に示されるように、オペレー
ションコード２０と相対アドレス２１の外に、相対アド
レスの向きを示す符号ビット２２を含むフォーマットと
される。
頭アドレスから始まり、その後に処理ルーチン格納領域
１０が設定されているが、ＢＲＡ命令やＢＳＲ命令など
の相対分岐命令は、第４図に示されるように、オペレー
ションコード２０と相対アドレス２１の外に、相対アド
レスの向きを示す符号ビット２２を含むフォーマットと
される。
相対分岐命令がこのようなフォーマットを有する場合、
第５図に示されるように、上記分岐テーブル領域１１を
、メモリセルアレイ１４における途中のアドレスから始
まる領域に配置しておくことが望ましい。相対分岐命令
に含まれる符号ビット２２は相対アドレスによる分岐先
を分岐テーブル領域１１の前後２方向とするから、分岐
テーブル領域１１をメモリセルアレイの途中の領域に配
置しておくことは、相対アドレス２１のビット数に対し
て格納可能な処理ルーチンの量を最大限とすることがで
きる。
第５図に示されるように、上記分岐テーブル領域１１を
、メモリセルアレイ１４における途中のアドレスから始
まる領域に配置しておくことが望ましい。相対分岐命令
に含まれる符号ビット２２は相対アドレスによる分岐先
を分岐テーブル領域１１の前後２方向とするから、分岐
テーブル領域１１をメモリセルアレイの途中の領域に配
置しておくことは、相対アドレス２１のビット数に対し
て格納可能な処理ルーチンの量を最大限とすることがで
きる。
上記実施例によれば以下の作用効果を得るものである。
（１）ＲＯＭ３は、サブルーチンに対応する各種処理ル
ーチンを含む処理ルーチン格納領域１０と、処理ルーチ
ン格納領域１０に含まれる処理ルーチンを相対アドレス
で指定するための各種相対分岐命令を格納した分岐テー
ブル領域１１とを含んで成り、処理ルーチン内の分岐命
令も相対分岐命令とされるから、プログラム実行空間に
おいてＲＯＭ３が配置されるアドレス空間即ちＲＯＭ３
の先頭アドレスであるα番地が変更になっても、ＲＯＭ
３それ自体はもとよりＲＯＭ３に格納される処理ルーチ
ンに対しても一切変更を要しない。例えば第１図におけ
るＲＯＭ３の先頭アドレスがα番地からβ番地に変更に
なっても、ＲＯＭ３におけるＢＲＡ命令の相対アドレス
ボッ番地やＢＳＲ命令の相対アドレス＄２番地などＲＯ
Ｍ３に対しては一切変更する必要はなく、メインルーチ
ンにおけるＪＳＲ命令の絶対番地などを変更するだけで
よい。
ーチンを含む処理ルーチン格納領域１０と、処理ルーチ
ン格納領域１０に含まれる処理ルーチンを相対アドレス
で指定するための各種相対分岐命令を格納した分岐テー
ブル領域１１とを含んで成り、処理ルーチン内の分岐命
令も相対分岐命令とされるから、プログラム実行空間に
おいてＲＯＭ３が配置されるアドレス空間即ちＲＯＭ３
の先頭アドレスであるα番地が変更になっても、ＲＯＭ
３それ自体はもとよりＲＯＭ３に格納される処理ルーチ
ンに対しても一切変更を要しない。例えば第１図におけ
るＲＯＭ３の先頭アドレスがα番地からβ番地に変更に
なっても、ＲＯＭ３におけるＢＲＡ命令の相対アドレス
ボッ番地やＢＳＲ命令の相対アドレス＄２番地などＲＯ
Ｍ３に対しては一切変更する必要はなく、メインルーチ
ンにおけるＪＳＲ命令の絶対番地などを変更するだけで
よい。
（２）したがって、ＲＯＭ３が適用されるシステの種類
や当該システムにおけるメインルーチンの内容、さらに
はメインルーチンの仕様変更やＲＯＭ３の配置アドレス
の如何に拘らず、ＲＯＭ３が保有する処理ルーチンの内
容やＲＯＭ３のマスクパターンを変更したりする必要は
なく、この点において、サブルーチンとして利用される
ような処理ルーチンを内蔵したＲＯＭ３の汎用性を向上
させることができるようになる。
や当該システムにおけるメインルーチンの内容、さらに
はメインルーチンの仕様変更やＲＯＭ３の配置アドレス
の如何に拘らず、ＲＯＭ３が保有する処理ルーチンの内
容やＲＯＭ３のマスクパターンを変更したりする必要は
なく、この点において、サブルーチンとして利用される
ような処理ルーチンを内蔵したＲＯＭ３の汎用性を向上
させることができるようになる。
（３）相対分岐命令が、命令コードと、相対アドレスと
、相対アドレスの向きを指定する符号ビットとを含む形
式とされる場合に、上記分岐テーブル領域１１を、メモ
リセルアレイ１４における途中のアドレスから始まる領
域に配置すると、相対分岐命令に含まれる符号ビット及
び相対アドレスによる分岐先は分岐テーブル領域１１の
前後２方向で有効になるから、相対アドレスのビット数
に対して格納可能な処理ルーチンの量を最大限にするこ
とができるようになる。
、相対アドレスの向きを指定する符号ビットとを含む形
式とされる場合に、上記分岐テーブル領域１１を、メモ
リセルアレイ１４における途中のアドレスから始まる領
域に配置すると、相対分岐命令に含まれる符号ビット及
び相対アドレスによる分岐先は分岐テーブル領域１１の
前後２方向で有効になるから、相対アドレスのビット数
に対して格納可能な処理ルーチンの量を最大限にするこ
とができるようになる。
以上本発明者によってなされた発明を実施例に基づいて
説明したが、本発明はそれに限定されるものではなく、
その要旨を逸脱しない範囲において種々変更することが
できる。
説明したが、本発明はそれに限定されるものではなく、
その要旨を逸脱しない範囲において種々変更することが
できる。
例えば、上記実施例ではＲＯＭ３をマスクＲＯＭとして
説明したが、本発明はそれに限定されるものではなく、
エレクトリカリ・プログラマブルＲＯＭのようなプログ
ラマブルＲＯＭであってもよい、−旦サブルーチンをプ
ログラムした多数のエレクトリカリ・プログラマブルＲ
ＯＭをシステムの仕様変更などに応じて書き換える手間
は無視できるほど短時間ではないから、本発明をプログ
ラマブルＲＯＭに適用する場合にも効果がある。
説明したが、本発明はそれに限定されるものではなく、
エレクトリカリ・プログラマブルＲＯＭのようなプログ
ラマブルＲＯＭであってもよい、−旦サブルーチンをプ
ログラムした多数のエレクトリカリ・プログラマブルＲ
ＯＭをシステムの仕様変更などに応じて書き換える手間
は無視できるほど短時間ではないから、本発明をプログ
ラマブルＲＯＭに適用する場合にも効果がある。
また、メインルーチンはＲＡＭに格納される場合に限定
されない。さらに、分岐命令は６８０００系命令に限定
されずその他の命令語体系にも適用することができる。
されない。さらに、分岐命令は６８０００系命令に限定
されずその他の命令語体系にも適用することができる。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるメインルーチンに対
して従属関係を有するサブルーチン格納用プログラムメ
モリに適用した場合について説明したが、本発明はそれ
に限定されず、相互に対等の関係を持つプログラムを相
互に呼び合うようにしてプログラムを組むようなコール
ルーチンのようなプログラム制御構造の一方の処理ルー
チン格納用メモリにも適用することができる。本発明は
少なくとも処理ルーチン内での分岐命令を含むようなプ
ログラムを格納する条件のものに適用することができる
。
をその背景となった利用分野であるメインルーチンに対
して従属関係を有するサブルーチン格納用プログラムメ
モリに適用した場合について説明したが、本発明はそれ
に限定されず、相互に対等の関係を持つプログラムを相
互に呼び合うようにしてプログラムを組むようなコール
ルーチンのようなプログラム制御構造の一方の処理ルー
チン格納用メモリにも適用することができる。本発明は
少なくとも処理ルーチン内での分岐命令を含むようなプ
ログラムを格納する条件のものに適用することができる
。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。
て得られる効果を簡単に説明すれば下記の通りである。
すなわち、処理ルーチン内での分岐を相対分岐とした処
理ルーチンの構成命令を格納する処理ルーチン格納領域
と、上記処理ルーチンへの分岐を相対分岐とする相対分
岐命令を格納した分岐テーブル領域とをメモリセルアレ
イに含めてプログラムメモリを構成し、サブルーチンの
ような動作プログラムのためのプログラムメモリを相対
アドレスを利用して管理するから、プログラムメモリを
プログラム実行空間のどの位置に配置しても、そのプロ
グラムメモリに含まれる処理ルーチンの内容を一切変更
しないでも済むようになり、これにより、サブルーチン
のような所定の処理ルーチンを内蔵したプログラムメモ
リを、プログラム実行空間におけるその割り付はアドレ
スに対して汎用利用可能にすることができるという効果
がある。
理ルーチンの構成命令を格納する処理ルーチン格納領域
と、上記処理ルーチンへの分岐を相対分岐とする相対分
岐命令を格納した分岐テーブル領域とをメモリセルアレ
イに含めてプログラムメモリを構成し、サブルーチンの
ような動作プログラムのためのプログラムメモリを相対
アドレスを利用して管理するから、プログラムメモリを
プログラム実行空間のどの位置に配置しても、そのプロ
グラムメモリに含まれる処理ルーチンの内容を一切変更
しないでも済むようになり、これにより、サブルーチン
のような所定の処理ルーチンを内蔵したプログラムメモ
リを、プログラム実行空間におけるその割り付はアドレ
スに対して汎用利用可能にすることができるという効果
がある。
また、上記相対分岐命令が、命令コードと、相対アドレ
スと、相対アドレスの向きを指定する符号ビットとを含
む形式とされる場合に、上記分岐テーブル領域を、メモ
リセルアレイにおける途中のアドレスから始まる領域に
配置することにより、相対アドレスのビット数に対して
格納可能な処理ルーチンの量を最大限とすることができ
る。
スと、相対アドレスの向きを指定する符号ビットとを含
む形式とされる場合に、上記分岐テーブル領域を、メモ
リセルアレイにおける途中のアドレスから始まる領域に
配置することにより、相対アドレスのビット数に対して
格納可能な処理ルーチンの量を最大限とすることができ
る。
第１図は本発明の一実施例であるＲＯＭの記憶領域構成
説明図、 第２図は本発明の一実施例であるＲＯＭを含むシステム
構成の・−例を示すブロック図。 第３図は本発明の一実施例であるＲＯＭの構成ブロック
図、 第４図は相対分岐命令のフォーマット例を示す説明図、 第５図は分岐テーブル領域をメモリセルアレイにおける
途中のアドレスから始まる領域に配置する場合の当該領
域配置説明図である。 ２・・・ＣＰＵ、３・・・ＲＯＭ、４・・・ＲＡＭ、１
０・・・分岐テーブル領域、１１・・・処理ルーチン格
納領域、１４・・・メモリセルアレイ、２０・・・オペ
レーションコード、２１・・・相対アドレス、２２・・
・符号ビット。 第１図 第２図 ｃ 第４図 第５図
説明図、 第２図は本発明の一実施例であるＲＯＭを含むシステム
構成の・−例を示すブロック図。 第３図は本発明の一実施例であるＲＯＭの構成ブロック
図、 第４図は相対分岐命令のフォーマット例を示す説明図、 第５図は分岐テーブル領域をメモリセルアレイにおける
途中のアドレスから始まる領域に配置する場合の当該領
域配置説明図である。 ２・・・ＣＰＵ、３・・・ＲＯＭ、４・・・ＲＡＭ、１
０・・・分岐テーブル領域、１１・・・処理ルーチン格
納領域、１４・・・メモリセルアレイ、２０・・・オペ
レーションコード、２１・・・相対アドレス、２２・・
・符号ビット。 第１図 第２図 ｃ 第４図 第５図
Claims (1)
- 【特許請求の範囲】 １、処理ルーチン内での分岐を相対分岐とした処理ルー
チンの構成命令を格納する処理ルーチン格納領域と、上
記処理ルーチンへの分岐を相対分岐とする相対分岐命令
を格納した分岐テーブル領域とをメモリセルアレイに含
んで成るプログラムメモリ。 ２、上記相対分岐命令は、命令コードと、相対アドレス
と、相対アドレスの向きを指定する符号ビットとを含み
、上記分岐テーブル領域は、メモリセルアレイにおける
途中のアドレスから始まる領域に配置されて成る請求項
１記載のプログラムメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63279077A JPH02125333A (ja) | 1988-11-04 | 1988-11-04 | プログラムメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63279077A JPH02125333A (ja) | 1988-11-04 | 1988-11-04 | プログラムメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02125333A true JPH02125333A (ja) | 1990-05-14 |
Family
ID=17606094
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63279077A Pending JPH02125333A (ja) | 1988-11-04 | 1988-11-04 | プログラムメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02125333A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6343357B1 (en) | 1991-06-24 | 2002-01-29 | Hitachi, Ltd. | Microcomputer and dividing circuit |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51134531A (en) * | 1975-05-16 | 1976-11-22 | Mitsubishi Electric Corp | Memory addressing system of the machine with microprocessor |
| JPS5267538A (en) * | 1975-12-03 | 1977-06-04 | Hitachi Ltd | Address designation method |
-
1988
- 1988-11-04 JP JP63279077A patent/JPH02125333A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51134531A (en) * | 1975-05-16 | 1976-11-22 | Mitsubishi Electric Corp | Memory addressing system of the machine with microprocessor |
| JPS5267538A (en) * | 1975-12-03 | 1977-06-04 | Hitachi Ltd | Address designation method |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6343357B1 (en) | 1991-06-24 | 2002-01-29 | Hitachi, Ltd. | Microcomputer and dividing circuit |
| US6996700B2 (en) | 1991-06-24 | 2006-02-07 | Renesas Technology Corp. | Microcomputer and dividing circuit |
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