JPS6116334A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS6116334A JPS6116334A JP13750284A JP13750284A JPS6116334A JP S6116334 A JPS6116334 A JP S6116334A JP 13750284 A JP13750284 A JP 13750284A JP 13750284 A JP13750284 A JP 13750284A JP S6116334 A JPS6116334 A JP S6116334A
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- JP
- Japan
- Prior art keywords
- instruction
- register
- code
- result
- instructions
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- Advance Control (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はプロプラム制御により順次命令を実行するデ
ータ処理装置に関するものである、〔従来技術〕 第１図は従来のデータ処理装置勿示すブロック図であり
、（１）は記憶装置、（２１は命令レジスタ、（３）は
命令解読器、（４１は演■−器、（５１は結果レジスタ
、（６）はプログラムカウンタである。実際のデータ処
理装置にはデータレジスタ、チータフアイル、制御回路
等が含１れているが、この発明に直接関係する部分では
々いので第１図では省略しである。
ータ処理装置に関するものである、〔従来技術〕 第１図は従来のデータ処理装置勿示すブロック図であり
、（１）は記憶装置、（２１は命令レジスタ、（３）は
命令解読器、（４１は演■−器、（５１は結果レジスタ
、（６）はプログラムカウンタである。実際のデータ処
理装置にはデータレジスタ、チータフアイル、制御回路
等が含１れているが、この発明に直接関係する部分では
々いので第１図では省略しである。
記憶装置（１１から命令レジスタ（２）に読出された１
つの命令が実行きれるごとに、プログラムカウンタ（６
１は次に読出すべき命令のアドレスケ記憶装置（１）に
与えて次に実行すべき命令を読出す。次に読出すべき命
令のアドレスは前の命令の実行結果に従ってアドレス信
号（７）として与えられるか、又は現在実行中の命令の
アドレスをＡ番地とするときプログラムカウンタ１６）
内で生成した（Ａ＋１）番地として言已憶装置（１）に
与えられる。
つの命令が実行きれるごとに、プログラムカウンタ（６
１は次に読出すべき命令のアドレスケ記憶装置（１）に
与えて次に実行すべき命令を読出す。次に読出すべき命
令のアドレスは前の命令の実行結果に従ってアドレス信
号（７）として与えられるか、又は現在実行中の命令の
アドレスをＡ番地とするときプログラムカウンタ１６）
内で生成した（Ａ＋１）番地として言已憶装置（１）に
与えられる。
第２図は第１図に示す装置における命令実行のプログラ
ムステップ？示す流れ図で、（２１） 。
ムステップ？示す流れ図で、（２１） 。
（２２） 、 （２３） 、 （２４）はそれぞれのス
テップ、（２２ａ）は条件分岐命令（２２） ｅ実行す
る場合の判定である。判定（２２ａ ）の結果がＹｅｓ
であればステップ（２３）へ進んでＡＤＤ命令（２３）
を実行し４ Ｎ。
テップ、（２２ａ）は条件分岐命令（２２） ｅ実行す
る場合の判定である。判定（２２ａ ）の結果がＹｅｓ
であればステップ（２３）へ進んでＡＤＤ命令（２３）
を実行し４ Ｎ。
であればステップ（２４）へ進んでＳＵＢ命令（２４）
を実行する。
を実行する。
第３図は第２図のステップ全実行するために記憶装置ｆ
ｉ＋にあらかじめ格納しておくべき命令語を示し、（３
１） 、 （３２） 、 Ｕ３３＞はそれぞれ命令語を
示し、ＡＤＤ 、 ＪＬＪＭＰ 、 ＳＵＢ 等は命令
語中のオペレーションコードでリシ、これらの命令語は
記憶装置（１１内のそれぞれ別のアドレスに格納される
が、もし第２図に示すステップ（２１） 、 （２２）
、 （２３）に対応する各命令のアドレスを順番に並
べて格納すると、ＳＵＢ命令（３３）は上記順番に関係
なくＪＩＪｉＶＩＰ命令（３２）によって指定されるア
ドレスに格納しておかねばならず、第２図の判定（２２
ａ）の結果がＮｏであればＳＵＢ命令（３３）の格納は
れているアドレスをアドレス信号（７）として記憶装置
山に与えねばならぬ。
ｉ＋にあらかじめ格納しておくべき命令語を示し、（３
１） 、 （３２） 、 Ｕ３３＞はそれぞれ命令語を
示し、ＡＤＤ 、 ＪＬＪＭＰ 、 ＳＵＢ 等は命令
語中のオペレーションコードでリシ、これらの命令語は
記憶装置（１１内のそれぞれ別のアドレスに格納される
が、もし第２図に示すステップ（２１） 、 （２２）
、 （２３）に対応する各命令のアドレスを順番に並
べて格納すると、ＳＵＢ命令（３３）は上記順番に関係
なくＪＩＪｉＶＩＰ命令（３２）によって指定されるア
ドレスに格納しておかねばならず、第２図の判定（２２
ａ）の結果がＮｏであればＳＵＢ命令（３３）の格納は
れているアドレスをアドレス信号（７）として記憶装置
山に与えねばならぬ。
パイプライン方式のように、命令全先取りして読出して
その先行処理を行う方式では、第３図ＪＵＭＰ命令（３
２）として示すような条件付分岐命令を含んでいる場合
、分岐がないと仮定して先行処理を行った後で判定（２
２ａ）により分岐があるとされた場合は先行処理が無駄
になり、その分だけ処理が遅れ、この遅れを避けるため
分岐がある場合と分岐がない場合との両方の場合を共に
先行処理するためには大量のハードウェア全必要とする
という欠点があった。
その先行処理を行う方式では、第３図ＪＵＭＰ命令（３
２）として示すような条件付分岐命令を含んでいる場合
、分岐がないと仮定して先行処理を行った後で判定（２
２ａ）により分岐があるとされた場合は先行処理が無駄
になり、その分だけ処理が遅れ、この遅れを避けるため
分岐がある場合と分岐がない場合との両方の場合を共に
先行処理するためには大量のハードウェア全必要とする
という欠点があった。
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、この発明では、オペレーションコ
ードには単一種類の動作の実行を命令するコードばかり
でなく、複数種類の動作のうちからいずれかの単一種類
の動作を選択して実行すべきことを命令するコードをも
含ませ、結果レジスタの内容に従って上記の選択を行う
ようにし、分岐命令の機会を減少したものである。
めになされたもので、この発明では、オペレーションコ
ードには単一種類の動作の実行を命令するコードばかり
でなく、複数種類の動作のうちからいずれかの単一種類
の動作を選択して実行すべきことを命令するコードをも
含ませ、結果レジスタの内容に従って上記の選択を行う
ようにし、分岐命令の機会を減少したものである。
以下この発明の実施例を図面について説明する一第４図
はこの発明の一実施例を示すブロック図で、第１図と同
一符号は同−又は相当部分を示し１８）は演算制御部で
ある。また、第５図は第４図の命令レジスタ（２）にセ
ットされる命令語を示し、ＡＩＪＤ／ＳＯＢ。
はこの発明の一実施例を示すブロック図で、第１図と同
一符号は同−又は相当部分を示し１８）は演算制御部で
ある。また、第５図は第４図の命令レジスタ（２）にセ
ットされる命令語を示し、ＡＩＪＤ／ＳＯＢ。
ＳＯＢ／ＡＤＤは七のオペレーションコードである。第
５図に示す命令語（５１）、（５２）は第３図の命令語
（３１）、（３３）を組合せたものであるがＡＤＤ／Ｓ
ＵＢ命令（５１）では判定結果がＹｅｓの時にＡｌ）ｌ
）命令（３１）に相当する動作を実行し、Ｎｏの時にＳ
ＵＢ命令（３３）に相当する動作全実行し、ＳＵＢ／Ａ
ＩＪ［１命令（５２）では判定結果がＹｅｓの時にＳＵ
Ｂ命令（３３）に相当する動作を実行し、ＮＯの時にＡ
ＤＤ命令（３１）Ｋ相当する動作を実行する。命令解読
器（３）からのオペレーションコードは演算１１ｉｆ制
御部１８）に入力され、結果レジスタ（５）の内容が演
算制御部：８）に入力され、演算制御部（８；は結果レ
ジスタ（５）の内容によりＹｅａ 。
５図に示す命令語（５１）、（５２）は第３図の命令語
（３１）、（３３）を組合せたものであるがＡＤＤ／Ｓ
ＵＢ命令（５１）では判定結果がＹｅｓの時にＡｌ）ｌ
）命令（３１）に相当する動作を実行し、Ｎｏの時にＳ
ＵＢ命令（３３）に相当する動作全実行し、ＳＵＢ／Ａ
ＩＪ［１命令（５２）では判定結果がＹｅｓの時にＳＵ
Ｂ命令（３３）に相当する動作を実行し、ＮＯの時にＡ
ＤＤ命令（３１）Ｋ相当する動作を実行する。命令解読
器（３）からのオペレーションコードは演算１１ｉｆ制
御部１８）に入力され、結果レジスタ（５）の内容が演
算制御部：８）に入力され、演算制御部（８；は結果レ
ジスタ（５）の内容によりＹｅａ 。
Ｎｏ を判定しＡＤＤ／ＳＵＢ命令（５１、） （又
けＳＵＢ ／Ａｌ）Ｉ）命令（５２））のＡＩ）Ｄ命令
を実行するか５ｌＪＢ葡令を実行するかを決定して演ｎ
器（４１を制御する。
けＳＵＢ ／Ａｌ）Ｉ）命令（５２））のＡＩ）Ｄ命令
を実行するか５ｌＪＢ葡令を実行するかを決定して演ｎ
器（４１を制御する。
第６図は第４図の装置れ←（′おける郁令実イテのステ
ップ忙示し、第２図において（２］ ＞ 、 （２２）
、（２３）。
ップ忙示し、第２図において（２］ ＞ 、 （２２）
、（２３）。
（２４）の４ステツプ金必安とする所が（６１）、（６
２）の２ステツプでよい３、す、なわも、第４図に示す
装、 置では分岐は不安となる。
２）の２ステツプでよい３、す、なわも、第４図に示す
装、 置では分岐は不安となる。
上記実施例では加詩／減純の選択を行−）たが、加算／
非加算、論珪和／′議１里槓のように演昇器（４１の有
する演算機能のう℃ハ任意の２つの磯筋から１つの機能
を選択すべきこと？示すオペレーションコードを構成す
ることかできる。
非加算、論珪和／′議１里槓のように演昇器（４１の有
する演算機能のう℃ハ任意の２つの磯筋から１つの機能
を選択すべきこと？示すオペレーションコードを構成す
ることかできる。
また上記実施例でＱ′」２柚類の動作から１柿類の動作
を選択する場合を小したが、結果レジスタ１４）中の２
ビツトを利用すζ、ことによジ４＠類の動作（たとえば
加算、加算結果に更に１ｔ−加える、減算、減算結果か
ら更にｌを減じる）から任意の１種類の動作を選択する
ことができる。
を選択する場合を小したが、結果レジスタ１４）中の２
ビツトを利用すζ、ことによジ４＠類の動作（たとえば
加算、加算結果に更に１ｔ−加える、減算、減算結果か
ら更にｌを減じる）から任意の１種類の動作を選択する
ことができる。
なお、上記実施例は命令語の場合について説明したが、
マイクロ命令語の場合にもこの発明を適用することがで
きる。特にマイクロ命令語の場合、結果レジスタに内部
の状態をテストした結果を保持するフラグを付加するこ
とにより、様々な内部状態によって演算機能を選択する
ことが可能となる。
マイクロ命令語の場合にもこの発明を適用することがで
きる。特にマイクロ命令語の場合、結果レジスタに内部
の状態をテストした結果を保持するフラグを付加するこ
とにより、様々な内部状態によって演算機能を選択する
ことが可能となる。
以上のようにこの発明によれは、命令のオペレーション
コードを１つの演算機能に固定せず、複数の演算機能の
１つ全結果レジスタによって選択できるようにしたので
、命令を記憶するプロクラムメモリの容量が少くてすみ
、命令の分岐を少くすることができるので命令の先行処
理に適した装置を得ることができる。
コードを１つの演算機能に固定せず、複数の演算機能の
１つ全結果レジスタによって選択できるようにしたので
、命令を記憶するプロクラムメモリの容量が少くてすみ
、命令の分岐を少くすることができるので命令の先行処
理に適した装置を得ることができる。
第１図は従来の装置を示すフロック図、第２図は第１図
に示す装置におけるプログラムステップを示す流れ図、
第３図は第２図のステップ全実行するための命令語を示
す図、第４図はこの発明の一実施例を示すブロック図、
第５図は第４図の装置で用いられる命令語を示す図、第
６図は第４図に示す装置におけるプログラムステップを
示す流れ図である。 （１）・・・記憶装置、（２）・・・命令レジスタ、（
３１・・・命令解読器、（４１・・・演算器、（５１・
・・結果レジスタ、（６）・・・プログラムカウンタ、
（８１・・演算制御部。 尚、各図中同一符号は同−又は相当部分を示す。
に示す装置におけるプログラムステップを示す流れ図、
第３図は第２図のステップ全実行するための命令語を示
す図、第４図はこの発明の一実施例を示すブロック図、
第５図は第４図の装置で用いられる命令語を示す図、第
６図は第４図に示す装置におけるプログラムステップを
示す流れ図である。 （１）・・・記憶装置、（２）・・・命令レジスタ、（
３１・・・命令解読器、（４１・・・演算器、（５１・
・・結果レジスタ、（６）・・・プログラムカウンタ、
（８１・・演算制御部。 尚、各図中同一符号は同−又は相当部分を示す。
Claims (1)
- 【特許請求の範囲】 命令語を記憶する記憶装置から順次命令を読出してその
命令で定められる動作を実行するデータ処理装置におい
て、 上記命令で定められる動作を実行した結果のデータがセ
ットされる結果レジスタ、 上記記憶装置から読出された命令がセットされる命令レ
ジスタ、 この命令レジスタの内容のうちオペレーションコードの
部分がセットされる命令解読器、 上記オペレーションコードには単一種類の動作の実行を
命令するコードばかりでなく、複数種類の動作のうちか
らいずれかの単一種類の動作を選択して実行すべきこと
を命令するコードを含むよう、上記記憶装置に格納され
る命令語をあらかじめ作成しておく手段、 上記命令解読器からのオペレーションコードと上記結果
レジスタの内容とを入力し、上記結果レジスタの内容に
従って上記オペレーションコードから選択された動作を
実行するよう制御する演算制御部を備えたことを特徴と
するデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13750284A JPS6116334A (ja) | 1984-07-03 | 1984-07-03 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13750284A JPS6116334A (ja) | 1984-07-03 | 1984-07-03 | デ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6116334A true JPS6116334A (ja) | 1986-01-24 |
Family
ID=15200161
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13750284A Pending JPS6116334A (ja) | 1984-07-03 | 1984-07-03 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6116334A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6436334A (en) * | 1987-07-31 | 1989-02-07 | Nec Corp | Microcomputer |
| JPH01263828A (ja) * | 1988-04-15 | 1989-10-20 | Hitachi Ltd | 演算処理装置 |
| JPH0626001A (ja) * | 1992-01-29 | 1994-02-01 | Murata Mach Ltd | 天井走行車の案内装置 |
-
1984
- 1984-07-03 JP JP13750284A patent/JPS6116334A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6436334A (en) * | 1987-07-31 | 1989-02-07 | Nec Corp | Microcomputer |
| JPH01263828A (ja) * | 1988-04-15 | 1989-10-20 | Hitachi Ltd | 演算処理装置 |
| JPH0626001A (ja) * | 1992-01-29 | 1994-02-01 | Murata Mach Ltd | 天井走行車の案内装置 |
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