JPH02125347A

JPH02125347A - キャッシュリプレース用データバッファ装置

Info

Publication number: JPH02125347A
Application number: JP63277425A
Authority: JP
Inventors: Toshiyuki Muta; 俊之牟田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1988-11-04
Filing date: 1988-11-04
Publication date: 1990-05-14

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概　要〕キャッシュメモリ装置がリプレース中のデータをリード
するアクセスを保証するキャッシュリプレース用データ
バッファ装置に関し、リプレースの終了を待つことなくリプレース中のデータ
をリードしてＭＰＵに転送して処理効率を向上させるこ
とを目的とし、キャッシュメモリ装置がリプレース中に、ＭＰＵよりリ
プレース中のデータをリードすべく新たに起動されたア
クセスを保証するキャッシュリプレース用データバッフ
ァ装置であって、キャッシユリプレース中のリプレース
アドレスを保持するレジスタと、リプレース中のデータ
を保持するリプレースデータバッファと、リプレースア
ドレスとＭＰＵの新たなアクセスアドレスを比較するア
ドレス比較部と、両アドレスが一致しかつリード時の場
合に、前記バッファ内のアクセス対象データをリードし
てＭＰＵに転送するデータ転送制御部を設けるように構
成する。

〔産業上の利用分野〕

本発明は、情報処理装置のキャッシュメモリ装置がリプ
レース中に、プロセッサよりリプレース中のデータをリ
ードすべく新たに起動されたアクセスを保証するキャッ
シュリプレース用データバッファ装置に関する。

〔従来の技術〕

キャッシュメモリ装置は、主メモリ装置とプロセッサの
速度差を調整するために設けられる小容量の高速なメモ
リ装置であるが、近年、小型計算機の分野においてもそ
の性能の大幅な向上に伴い、キャッシュメモリ装置の重
要性がクローズアップされるようになってきた。

プロセッサは主メモリ装置をアクセスするとき、最初に
キャッシュメモリ装置をアクセスし、ヒツトしたときは
そのアドレス領域にリード又はライトを行う。これによ
り、データのり一ド／ライト処理を高速に行うことがで
きる。キャッシュメモリ装置にミスヒントしたときは、
キャッシュメモリ装置よりアクセスの可能性が低いプロ
・ツクを追い出して空きブロックを作り、そこにアクセ
ス対象のある新ブロックを格納するリプレース処理が行
われる。

以下、第５図〜第７図を参照して、従来のキャッシュメ
モリ装置とその動作を、ダイレクトマツピングのキャッ
シュメモリ装置の場合を例にとって説明する。

第５図は、従来のキャッシュメモリ装置の構成をブロッ
ク図で示したものである。図において、２０はプロセッ
サ（以下ＭＰＵで示す）、３０はキャッシュメモリ装置
である。なお、図中の各構成要素及び経路中に表示され
る小文字の数字は、データのビット数を示すものである
。

ＭＰＵ２０において、２１はＭＰＵアクセスアドレスレ
ジスタ（以下ＭＰＵＡＤＲで示す）で、ＭＰＵ２０のア
クセスアドレスが格納される。ＭＰＵアクセスアドレス
はθ〜３１０３２ビットで、１５〜３１の１７ビツトが
上位アドレスを形成し、下位４〜１４の１１ビツトがＣ
ＡＣＨＥアドレスを形成し、下位２〜１４の１３ビツト
がＣＡＣＨＥアクセスアドレスを形成する。

キャッシュメモリ装置３０において、３１はＴＡＧメモ
リで、２にエントリを有し、各エントリにはＭＰＵアク
セスアドレスの上位アドレス（１５〜３１ビツト）が格
納される。

３２はスルーラッチで、ＭＰＵアクセスアドレスから下
位４〜１４ビツトのＣＡＣＨＥアドレスを受け、ＭＰＵ
２０の発行するリプレース信号（以下ＲＥＰ信号で示す
）が加えられたときはこのキャッシュアドレスをラッチ
し、それ以外のときはスルーで通してＴＡＧメモリ３１
及び後述するデータメモリに加える。

３３はアドレス比較部で、ＭＰＵＡＤＲ２１及びＴＡＧ
メモリ３１よりリードしたＭＰＵアクセスアドレスの上
位アドレス（１５〜３１ビツト）を比較し、一致したと
きにＨＩＴ信号を出力する。

このＨＩＴ信号によりアクセスが正常に行われたことを
ＭＰＵ２０に応答する応答信号が作成される。

３４はデータメモリで、ロングワード（４バイト）幅で
３２ＫＢの容量を持ち、キャッシュデータが格納される
ＲＡＭである。

３５はアドレスカウンタで、ＭＰＵＡＤＲ２１のビット
２及びピット３を受け、ＴＡＧメモリ３１にリプレース
されるｌブロック（１６バイト）中の４バイトデータ（
ロングワード）のアドレスを示すアドレスビットを、リ
プレース中にカウントする。

３６はアドレスセレクタで、ＲＥＰ信号を受けたとき、
すなわちリプレース時はアドレスカウント３５の出力す
るアドレスビット（２ビツト）をセレクトし、ＲＥＰ信
号がオフのとき、すなわちリプレースでない通常アクセ
ス時は、ＭＰＵＡＤＲ２１のビット２及びビット３をセ
レクトする。

３７はトランシーバで、２個のドライバ３７１及び３７
２を有し、ＭＰＵ２０のデータ転送を行うＭＰＵデータ
バス３８とデータメモリ３４のデータ転送を行うＣＡＣ
ＨＥデータバス３９を結合する。ドライバ３７１はＣＡ
ＣＨＥデータバスのデータをＭＰＵデータバス３８に送
出し、ドライバ３７２はＭＰＵデータバス３８のデータ
をＣＡＣＨＥデータバス３９に送出する。

次に、第５図のバッファ制御動作を、ＭＰＵアクセスア
ドレスがキャッシュメモリにヒツトしたときとミスヒツ
トしたときに分けて説明する。

（ａ）　　キャッシュメモリにヒツト時の動作ＭＰＵア
クセスアドレスがキャッシュメモリにヒツトしたときの
動作を、第６図の動作タイミングチャートを参照して説
明する。

アクセス起動時は、ＭＰＵ３０が発行するアドレススト
ローブ（第６図の■）により、ＭＰＵＡＤＲ２１に格納
されたＭＰＵアクセスアドレス中のＣＡＣＨＥアドレス
（下位４〜１４ビツト）がスルーラッチ３２に加えられ
る（第６図の■）。

アクセス起動時はＭＰＵ２０の送出するＲＥＰ信号はオ
フであるので、ＣＡＣＨＥアドレスはスルーラッチ２２
をスルーで通ってＴＡＧメモリ３１に加えられる（第６
図の■）。なお、最初のＭＰＵアクセスアドレスはリー
ドアドレスであり、次ぎはライトアドレスである。

ＴＡＧメモリ３１は、入力されたＣＡＣＨＥアドレスで
アクセスされるデータ、すなわちＭＰＵアクセスアドレ
スの上位アドレス（１５〜３１ビツト）をリードしてア
ドレス比較部２３に加える。

アドレス比較部３３は、ＴＡＧメモリ３１から入力され
たＭＰＵアクセスアドレスの上位アドレスとＭＰＵＡＤ
Ｒ２１よりリードしたＭＰＵアクセスアドレスの上位ア
ドレスを比較し、両者が一致したときは、キャッシュメ
モリにヒツトしたことをＭＰＵ２０に通知する。ＭＰＵ
２０は、キャッシュメモリにヒントしたときは、ＭＰＵ
アクセスアドレス中のライトアドレスに同期してキャッ
シュデータ・ライトイネーブル信号（以下キャッシュデ
ータＷＥ信号で示す）を発生する（第６図■）また、Ｒ
ＥＰ信号はオフに保持される。

また、キャッシュメモリにヒツトしたときは、リプレー
スは行われないので、ＴＡＧメモリ３１にＭＰＵアクセ
スアドレスの上位ビットのライトを行うためのＴＡＧラ
イト信号（ＴＡＧ　　ＷＴ倍信号示される）は発生され
ない（第６図■）、またアドレスカウンタ３５の出力は
利用されないか又は作動されない（第６図の■）。

ＲＥＰ信号がオフのとき、すなわちキャッシュメモリに
ヒツトしたときは、アドレスセレクタ３６はＭＰＵＡＤ
Ｒ３１のヒツト２及びビット３をセレクトする。このセ
レクトされたＭＰＵアクセスアドレスのビット２及びヒ
ツト３は、スルーラッチ３２からの下位４〜１４ビツト
と結合され２〜１４の１３ビツトのＣＡＣＨＥアクセス
アドレスとしてデータメモリ３４に加えられる。このＣ
ＡＣＨＥアクセスアドレスにより、データメモリ３４が
アクセスされる。

データメモリ３４は、ＣＡＣＨＥアクセスアドレスでア
クセスされたデータ（４バイト幅）を取り出し、リード
時は、ＣＡＣＨＥデータバス３９→ドライバ３７１→Ｍ
ＰＵデータバス３８の経路でＭＰＵ２０に転送する（第
６図■、■のり一ド時）、またライト時は、ＭＰＵ２０
→ＭＰＵデータバス３８→ドライバ３７１→ＣＡＣＨＥ
データバス３９の経路でデータメモリ３４に加えられた
データを、キャッシュデータＷＥ信号を低レベルになっ
たタイミングでデータメモリ３４上のＣＡＣＨＥアクセ
スアドレスエントリにライトする。

以上のようにして、キャッシュメモリにヒツトしたとき
は、そのデータメモリ３４にアクセスして直ちにリード
／ライトが行われるので、リード／ライト処理を高速に
行うことができる。

（ｂｌ　　キャッシュメモリにミスヒント時の動作ＭＰ
Ｕアクセスアドレスがキャッシュメモリにミスヒツトし
たときの動作を、第７図の動作タイミングチャートを参
照して説明する。

前述の（ａ）のヒツト時の動作の場合と同様に、アクセ
ス起動時は、ＭＰＵ２０が発行するアドレスストローブ
（第７図Φの１０時点前）により、ＭＰＵＡＤＲ２１に
格納されたＭＰＵアクセスアドレス中のＣＡＣＨＥアド
レス（下位４〜１４ビツト）がスルーラッチ３２に加え
られる（第７図■の１０時点前）。アクセス起動時はＲ
ＥＰ信号はオフであるので、ＣＡＣＨＥアドレスはスル
ーラッチ３２をスルーで通ってＴＡＧメモリ３１に加え
られる（第７図■の１０時点前）。

ＴＡＧメモリ３１は、入力されたＣＡＣＨＥアドレスよ
りＭＰＵアクセスアドレスの上位アドレス（１５〜３１
ビツト）をリードしてアドレス比較部３３に送る。アド
レス比較部３３は、ＴＡＧメモリ３１及びＭＰＵＡＤＲ
２１より入力されたＭＰＵアクセスアドレスの両上位ア
ドレスを比較し、両者が不一致のときは、キャッシュメ
モリにミスヒツトしたことをＭＰＵ２０に通知する。

ＭＰＵ２０は、キャッシュメモリにミスヒツトしたとき
は、リプレース処理を行うためにＲＥＰ信号をオンにし
く第７図の１０時点）、図示しない主メモリ装置に対し
て１ブロツク（１６バイト）の転送制御を開始する。

ＲＥＰ信号がオンになると、スルーラッチ３２は入力中
のＣＡＣＨＥアドレスをラッチする（第７図■の１０時
点以後）。

一方、セレクタ３６は、ＲＥＰ信号がオンになるとアド
レスカウンタ３５の出力をセレクトする。

アドレスカウンタ３５はＭＰＵＡＤＲ３１のＭＰＵアク
セスアドレスのビット２及びビット３をカウントアツプ
し、そのカウント値（０１，１０゜１１．００）を順番
に出力する（第７図の■）。

ＭＰＵ２０は、ＭＰＵアドレスストローブに同期してＴ
ＡＧＷＴ信号を発生してＴＡＧメモリ３１に加える（第
７図の■）。これにより、ＭＰＵＡＤＲ２１にあるＭＰ
Ｕアクセスアドレスの上位アドレス（１５〜３１ビツト
）がＴＡＧメモリ３１上のＣＡＣＨＥアドレスエントリ
にライトされる。

更にＭＰＵ２０は、図示しない主メモリ装置のニブルモ
ードを使って４バイトづつ４回に分けて１ブロツクのリ
プレースデータを取り出し、データメモリ３４に転送す
る（第７図の■）、それとともに、各４バイトデータ転
送に同期して、キャッシュデータＷＥ信号をデータメモ
リ３４に加える（第７図の■）。なお、前述のアドレス
カウンタ３５のカウント動作と各４バイトデータ転送及
びキャッシュデータＷＥの送出は、同期して行われる。

一方、アドレスセレクタ３６でセレクトされたアドレス
カウンタ３５の２ビツト出力はスルーラッチ３２にラッ
チされたＣＡＣＨＥアドレス（４〜１４ビツト）と結合
され、ＭＰＵアクセスアドレスの下位２〜１４の１３ビ
ツトのＣＡＣＨＥアクセスアドレスとなってデータメモ
リ３４に加えられる。このＣＡＣＨＥアクセスアドレス
は、ＣＡＣ）ＩＥアドレスより４バイト単位のデータエ
ントリを４個（１６バイトの１ブロツク分）順番にアク
セスする。

これにより、ＣＡＣＨＥアクセスアドレスに対応するデ
ータメモリ３４上の４個のデータエントリには、図示し
ない主メモリ装置から転送された４個の４バイトデータ
（１ブロツク分のデータ）が格納される。

リプレースデータ中、最初の４バイトデータはミスヒツ
トしたアクセス対象データであるので、トランシーバ３
７は、主メモリ装置から転送される１６バイトのリプレ
ースデータ中の最初の４バイトデータをＣＡＣＨＥデー
タバス→ドライバ３７１→ＭＰＵデータバス３８の経路
でＭＰＵ２０に送る（第７図の■）。

ＭＰＵ２０は、この４バイトデータをサンプルした後バ
スサイクルを終了するように制御する。

リプレースが行われるＴ、以後はキャッシュメモリ装置
３０はビジーとなり、アクセスは■止される。したがっ
て、ＭＰＵ２０はバスサイクルを再開することは可能で
あるが、キャッシュメモリ装置３０は参照するアクセス
であれば、リプレースが終了するまで待ち状態になり、
リプレース終７後にアクセスが起動される。

以上のようにして、キャッシュメモリにミスヒツトした
ときは、リプレース処理が行われる。

〔発明が解決しようとする課題〕

従来のキャッシュメモリ制御方式は、前述のように、キ
ャッシュメモリにミスヒツトしてリプレース処理を行っ
ているときは、キャッシュメモリを参照することができ
ず、リプレース終了まで待ち状態になる。

このため無駄な待ち時間が生じ、処理効率が低下すると
いう問題があった。特に、近年のように小型計算機の分
野においても処理の高速化が要望されるに伴い、この問
題も顕在化するようになってきた。

本発明は、リプレース中に次のキャッシュメモリに対す
るアクセスがリードで、かつリプレース中のブロックで
ある場合に、リプレースの終了を待つことなくリプレー
ス中のデータをリードしてプロセッサ２０に転送して処
理効率を向上させるように改良したキャッシュリプレー
ス用データバッファ装置を提供することを目的とする。

〔課題を解決するための手段〕

プログラムは、その実行中に大きな分岐をすることは少
なく、利用するプログラムのアドレスは前のアドレスか
ら次のアドレスへと時間的に順番に移動することが多い
という性質を有し、この性質は、プログラムの動作特性
の局所性と呼ばれているものである。

キャッシュメモリは本来このプログラムの動作特性の局
所性を利用したもので、最近アクセスされたアドレスの
近傍のアドレスのデータが格納されている。これにより
、ＭＰＵアクセスアドレスがキャッシュメモリにヒツト
する可能性を高くしている。この場合、リプレースされ
たブロック内のデータにアクセスされる可能性は、プロ
グラムの動作特性の局所性から特に高いと考えられる。

本発明は、この点に着目してリプレースされたブロック
内のデータにアクセスされた場合に、そのデータをリプ
レース中に転送できるようにしたものである。

以下、前述の課題を解決するために本発明が採用した手
段を、第１図を参照して説明する。第１図は、本発明の
基本構成をブロック図で示したものである。

第１図において、ｌＯは本発明のデータバッファ装置、
２０はプロセッサ（ＭＰＵで示す）である。

ＭＰＵ２０において、２１はＭＰＵアクセスアドレスレ
ジスタ（ＭＡＡＤＲで示す）で、ＭＰＵ２０のアクセス
アドレスが格納される。

データバッファ装置１０において、１１はリプレースア
ドレスレジスタ（以下ＲＥＰＡＤＲで示す）で、キャッ
シュリプレース中のアドレスでリプレースアドレスを保
持する。

１２はリプレニスデータバソファ（以下ＲＥＰバフファ
で示す）で、リプレース中のデータを保持する。

１３はアドレス比較部で、ＲＥＰＡＤＲＩ　１のリプレ
ースアドレスと該リプレースアドレスに対応するＭＰＵ
アクセスアドレスの内容を比較する。

１４はデータ転送制御部で、アドレス比較部１３でアド
レスの一致がとれかつリード時の場合に、ＲＥＰバンフ
ァ１２内のアクセス対象データをリードして、ＭＰＵ２
０に転送する制御を行う。

３０は、キャッシュメモリ装置である。このキャッシュ
メモリ装置３０の内容すなわち、ＴＡＧメモリ３１、ス
ルーラッチ３２、アドレス比較部３３、データメモリ３
４、アドレスカウンタ３５、アドレスセレクタ３６、ト
ランシーバ３７、ドライバ３７１，３７２、ＭＰＵデー
タバス３８、ＣＡＣＨＥデータバス３９等は第５図で説
明したとおりであるので、説明は省略する。

〔作　用〕

第１図に示す本発明の動作を、第２図の動作タイミング
チャートを参照して説明する。

第２図の動作タイミングチャート中の■〜■により行わ
れる動作は、従来のキャッシュメモリ装置３０によって
行われる動作である。

すなわち、ＭＰＵ２０が発行するアドレスストローブ（
第２図■の１０時点前）により、ＭＰＵＡＤＲ２１によ
り、ＭＰＵＡＤＲ２１に格納されたＭＰＵアクセスアド
レス中のＣＡＣＨＥアドレス部分がスルーラッチ３２に
加えられる（第２図■の１０時点前）。ＣＡＣ）ＩＢア
ドレスはスルーラッチ３２をスルーで通ってＴＡＧメモ
リ３１に加えられる（第２図■の１０時点前）。

ＴＡＧメモリ３１は、入力されたＣＡＣＨＥアドレスよ
りＭＰＵアドレスの上位アドレスをリードして、アドレ
ス比較部３３に送る。アドレス比較部３３は、ＴＡＧメ
モリ３１及びＭＰＵＡＤＲ２１より入力されたＭＰＵア
クセスアドレスの両上位アドレスを比較し、両者が不一
致のときは、キャッシュメモリにミスヒツトしたことを
ＭＰＵ２０に通知する。

ＭＰＵ２０は、キャッシュメモリにミスヒツトしたとき
は、リプレース処理を行うためにＲＥＰ信号をオンにし
く第２図のＴ０時点）、図示しない主メモリ装置に対し
て転送単位のデータ転送制御を開始する。

ＲＥＰ信号がオンになると、スルーラッチ３２は入力中
のＣＡＣＨＥアドレスをラッチする（第２図■の１０時
点以降）。

一方、アドレスセレクタ３６は、ＲＥＰ信号がオンにな
るとアドレスカウンタ３５の出力をセレクトする。アド
レスカウンタ３５はＭＰＵＡＤＲ３１のＭＰＵアクセス
アドレスの下位ビットをカウントし、データメモリ３４
をアクセスするＣＡＣＨＥアクセスアドレスの下位ビッ
ト値を出力する（第２図の■）。

ＭＰＵ２０は、ＭＰＵアドレスストローブに同期してＴ
ＡＧＷＴ信号を発生してＴＡＧメモリ３１に加える（第
２図の■）。これにより、ＭＰＵＡＤＲ２１にあるＭＰ
Ｕアクセスアドレスの上位アドレスがＴＡＧメモリ３１
上のＣＡＣＨＥアドレスエントリにライトされる。

更にＭＰＵ２０は、図示しない主メモリ装置より転送単
位のデータを取り出し、データメモリ３４に転送する（
第２図の■）。それととともに、各転送単位のデータ転
送に同期して、キャッシュデータＷＥ信号をデータメモ
リ３４に加える（第２図の■）。なお、前述のアドレス
カウンタ３５のカウント動作と各転送単位データ転送及
びキャッシュデータＷＥ信号の送出は、同期して行われ
る。

一方、アドレスセレクタ３６でセレクトされたアドレス
カウンタ３５の下位ビット出力はスルーラッチ３２にラ
ッチされたＣＡＣＨＥアドレスと結合され、ＣＡＣＨＥ
アクセスアドレスとなって、データメモリ３４に加えら
れる。

これにより、データメモリ３４には、主メモリ装置から
転送単位で転送されたリプレースデータが格納される（
図には、リプレースデータが４個の転送単位からなる場
合が示されている）。

トランシーバ３７は、最初に転送された転送単位のリプ
レース用のデータ部分をＭＰＵ２０に送る。ＭＰＵ２０
は、この転送単位のデータを受は取ると、以後のバスサ
イクルを終了させる（第２図■）。

以上説明した従来のキャッシュメモリ装置のデータメモ
リ３４へのリプレースデータの転送と同期して、同じリ
プレースデータが各連送単位で順次ＲＥＰバッファ１２
に格納、保持されて行く　（第２図の■、［相］、■、
■）。

また、リプレース中のアドレス（リプレースアドレス）
は、ＲＥＰＡＤＲＩ　１に保持される。

ＭＰＵ２０は、最初のアクセスが終了すると、次のＭＰ
Ｕアクセスアドレスによ５アクセスを開始するが、キャ
ッシュメモリ装置３０は前述のリプレース処理中である
ので、アクセスを行うことができない。

しかしながら、本発明の場合は、ＭＰＵＡＤＲ２１にあ
る前記次のＭＰＵアクセスアドレスの内容がＲＥＰＡＤ
Ｒ１１にあるリプレースアドレスの内容とアドレス比較
部１３によって比較される。

アドレス比較部１３は、両者の内容の比較結果をデータ
転送制御部１４に通知する。

データ転送制御部１４は、アドレス比較部１３でアドレ
スの一致がとれかつリード時である場合に、ＲＥＰバッ
ファ１２内のアクセス対象データをリードしてＭＰＵ２
０に転送する。

アドレス比較部１３でアドレスの一致がとれないか、又
は一致がとれてもライト時の場合は、ＲＥＰバッファ１
２内のアクセス対象データをＭＰＵ２０に転送すること
は行わない。

以上のように、リプレース中のデータを保持するＲＥＰ
バッファ１２を設けてリプレース中でもアクセスできる
ようにしたので、リプレースでもＭＰＵアクセスアドレ
スでＲＥＰバフファ１２をアクセスすることにより、リ
プレース中のデータをリードすることができる。

これにより、キャッシュメモリ装置３ｏにおけるリプレ
ース処理の終了を待つことなくリプレース中のデータの
リードが可能となり、無駄な待ち時間が無くなってＭＰ
Ｕ２０の処理効率を向上させることができる。

〔実施例〕本発明の実施例を、第３図〜第５図を参照して説明する
。第３図は本発明の一実施例の構成の説明図、第４図は
同実施例の動作タイミングチャートである。第５図の従
来のキャッシュメモリ装置２０については、°先に説明
したとおりである。

以下の実施例において、リプレース時のデータ転送単位
は４バイトであり、１６バイトからなるブロック単位で
リプレースが行われるものとする。

（Ａ）実施例の構成第３図において、データバッファ装置１０．　リプレー
スアドレスレジスタ（ＲＥＰＡＤＲ）１１゜リプレース
デ、−タバソファ　（ＲＥＰバッファ）１２、アドレス
比較部１３．データ転送制御部１４゜プロセッサ（ＭＰ
Ｕ）２０．ＭＰＵアクセスアドレスレジスタ（ＭＰＵＡ
ＤＲ）２１及びキャッシュメモリ装置３０については、
第１図で説明したとおりである。

また、キャッシュメモリ装置３０におけるＴＡＧメモリ
３１．スルーラッチ３２．アドレス比較部３３．データ
メモリ３４．アドレスカウンタ３５、アドレスセレクタ
３６．トランシーバ３７゜ドライバ３７１，３７２．Ｍ
ＰＵデータバス３８゜ＣＡＣＨＥデータバス３９につい
ては、第５図で説明したとおりである。なお、図中に示
されている小文字の数字は、各データのビット数を示す
。

４０は主メモリ制御部で、主メモリに対するアクセス制
御を行ってデータのり−ド／ライトを行・う。

データバッファ装置１０において、ＲＥＰＡＤＲｌｌは
スルーランチで構成され、Ｄ端子にはＭＰＵＡＤＲ３１
からその４〜３１ビツトのＭＰＵアクセスアドレスが入
力され、Ｈ（Ｈｏｌｄ）端子にはＲＥＰ信号が入力され
る。ＲＥＰ信号がオフのときにＭＰＵアクセスアドレス
はスルーラッチをスルーで通り、ＲＥＰ信号がオンにな
ると、そのときのＭＰＵアクセスアドレスがランチされ
る。

ＲＥＰバッファ１２は４バイト幅のデータエントリを４
個備え、１ブロツク　（１６バイト）のリプレースデー
タが保持される。このＲＥＰバッファ１２・において、
１２１はデコーダで、キャッシュメモリ装置３０のアド
レスカウンタ３６の出力をデコードし、ＲＦＰバッファ
１２の４個のデータエントリをアクセスするアクセス信
号を発生する。

１２２゜〜１２２．はＪＫ形のフリップフロップ（以下
ＪＫＦＦで示す）で、ＲＥＰバッファ１２のデータエン
トリ　（４個）に設けられ、そのデータエントリの有効
／無効を指示するフラグ（■。〜Ｖ、で示す）がセット
される。各ＪＫＦＦ　１２２ｏ〜１２２．のに端子には
共通にＲＥＰ信号の反転信号（＊ＲＥＰで示す）が入力
され、Ｊ端子にはデコーダ１２１からの各アクセス信号
がそれぞれ入力される。ＲＥＰ信号及びデコード信号が
共にオンのときにそのＪＫＦＦすなわちフラグはオン（
Ｈレベル）になって、そのデータエントリの有効が指示
され、デコード信号がオフのときそのＪＫＦＦすなわち
フラグはオフ（Ｌレベル）になってそのデータエントリ
の無効が指示される。

この各フラグ（Ｖ　Ｏ〜■ｉ）は対応するスルーラッチ
（次に説明）のホールド信号としても機能する。

１２３゜〜１２３．はスルーランチで、ＲＥＰバッファ
１２の４個のデータエントリとして機能する。各スルー
ラッチ１２３゜〜１２３．のＤ端子には主メモリ制御部
１２からのリプレースデータが入力され、Ｈ端子には対
応するＪＫＦＦ　１２２゜〜１２２．からホールド信号
（フラグｖ０〜Ｖ３）が入力される。ホールド信号がオ
ンすなわちフラグがオンになったとき、対応するスルー
ラッチにリプレースデータ（４バイト）がラッチされる
。

１２４はマルチプレクサ（以下ＭＰＸで示す）で、スル
ーラッチ１２３゜〜１２３３すなわちデータエントリの
一つをセレクトして出力する。１２５はインバータで、
ＲＥＰ信号を反転して＊ＲＦＰ信号を発生して、ＪＫＦ
Ｆ　１２２゜〜１２２、のに端子に供給する。

データ転送制御部１４において、１４１はデコーダで、
ＭＰＵＡＤＲ３１のＭＰＵアクセスアドレス中の２及び
３ビツトをデコードし、ＲＥＰバッファ１２０４個のデ
ータエントリを順番にセレクトするセレクト信号を発生
する。

１４２はマルチプレクサ（以下ＭＰＸで示す）で、デコ
ーダ１４１からのセレクト信号を受け、ＪＫＦＦ１２２
゜〜１２２３の出力するフラグをセレクトする。このセ
レクトされたフラグは、セレクトされたデータエントリ
の有効／無指示信号（以下ＶＡＬＩＤ信号で示す）とし
て用いられる。

１４３はドライバで、ＭＰＸ　１２４でセレクトされた
データエントリのリプレースデータをＭＰＵデータバス
３８に出力する。

１４４はＡＮＤ回路で、ＲＥＰ、信号（２クロツク遅延
されたＲＥＰ信号）、アドレス比較部１３からのＨＩＴ
信号及びリード時を示すＲＥＡＤ信号がともにオンのと
きに出力してドライバ１４３を作動させる。なお、ＲＥ
ＡＤ／ＷＲＩＴＥ信号はＭＰＵ２０より送出される。

１４５はＡＮＤ回路で、ＭＰＸ１４２からの■ＡＬｉＤ
信号、ＲＥＰ、、ＲＥＡＤ信号及びアドレス比較部１３
からのＨＩＴ信号がともにオンのときに、アクセスが正
常に行われたことを指示する応答信号を出力する。

（Ｂ）実施例の動作第３図の実施例の動作を、第４図の動作タイミングチャ
ートを参照して説明する。

ＭＰＬＪ２０は、システムのクロック（第４図の■）に
同期してＭＰＵアドレスストローブ及びキャッシュメモ
リ装置２０をアクセスするＭＰＵアクセスアドレスを発
行する（第４図の■、■）。

このＭＰＵアドレス（０〜３１ビツト）は、ＭＰＵＡＤ
Ｒ３１に格納される。

キャッシュメモリ装置２０においては、先に第１図で説
明したと同じようにしてアドレス比較部３３によるヒツ
ト判定が行われる。

アドレス比較部３４は、ＴＡＧメモリ３１の上位アドレ
スとＭＰＵＡＤＲ３１の上位アドレス（１５〜３１ビツ
ト）が一致しないと、ＭＰＵ２０にミスヒントを通知す
る。

ＭＰＵ２０は、このミスヒツト通知を受けると、リプレ
ース処理を行うためにＲＥＰ信号をオンにしく第４図の
■）、主メモリ制御部４０に対して１ブロツクのリプレ
ースデータの転送制御を開始する。このＲＥＰ信号は、
キャッシュメモリ装置３０のスルーラッチ３２．アドレ
スセレクタ３６゜ＲＥＰバッファ１２のＪＫＦＦｌ　２
２゜〜１２２３の各に端子及びＲＥＰＡＤＲ１１を構成
するスルーラッチのＨ端子に加えられる。

アドレスセレクタ３６は、ＲＥＰ信号を受けるとアドレ
スカウンタ３５の出力するアドレスを選択する。アドレ
スカウンタ３６は、ＭＰＵアクセスアドレスのビット２
及びビット３を受け、リプレース中の１６バイトデータ
（１ブロツク）を４バイト単位で区別するアドレス（０
１，１０，１１，００）を２クロック周期で発生する（
第４図■）。

以下、第１図、第２図、第５図及び第７図で説明したと
同じリプレース処理が行われる。すなわち、ＴＡＧメモ
リ３１にミスヒツトしたＭＰＵアクセスアドレスの上位
アドレスがライトされ、主メモリ制御部４０からは、１
ブロツク（１６バイト）のリプレースデータが４バイト
単位で転送されてデータメモリ３４に順次格納される。

その際、ＭＰＵアクセスアドレス（アドレスカウンタ３
５のアドレスがｒｏｌＪ）によってアクセスされたデー
タ（４バイト）は、ドライバ３７１及びＭＰＵデータバ
ス３８を経由してＭＰＵ２０に送られる（第４図の＠）
。

ＭＰＵ２０は更に、ＲＥＰ信号を２クロツク（４バイト
の転送処理時間）遅延させたＲＥＰ、信号を発生してＡ
ＮＤ回路１４４及び１４５に加える（第４図の■）。

一方、ＲＥＰバッファ１２のデコーダ１２１は、アドレ
スカウンタ３６のアドレスをデコードし、ＲＥＰバッフ
ァ１２の４個のデータエントリをアクセスするアクセス
信号を発生する。アドレスカウンタ３６のアドレス値ｒ
ｏＩＪ、ｒｌＯＪ、ｒ１１」及び「００」に対応して、
ＪＫＦＦ１２２゜、１２２１．１２２□及び１２２．に
デコードされたアクセス信号が加えられる。

このアクセス信号を受け、ＪＫＦＦ１２２ｏ〜１２２、
は、順番にオンになってフラグｖｏ、Ｖ１．ｖ２及びＶ
、を発生する（第４図の■〜［相］）。

このフラグｖ０〜Ｖ、はホールド信号となって対応する
スルーラッチ１２３゜〜１２３．に加えられ、そのとき
主メモリ制御部４０より転送された各４バイトデータを
ラッチする。これにより、スルーラッチ１２３゜にはア
ドレスカウンタ３６のアドレス値が「００」のときの４
バイトデータＤ０がラッチされ、以下、スルーラッチ１
２３＋。

１２３を及び１２３．には、アドレス値が「Ｏｌ」「１
０」及び「１１」のときの４バイトデータＤ＋、１）ｇ
及びり、がラッチされる（第４図の＠〜■）。

ミスヒツトした次にアクセスを行うＭＰＵアクセスアド
レスがＭＰＵＡＤＲ３１にセットされると、データバッ
ファ装置１０のアドレス比較部１３は、ＭＰＵＡＤＲ３
１のＭＰＵアクセスアドレス（４〜３１ビツト）とＲＥ
ＰＡＤＲ１１にラッチされたリプレースアドレスを比較
する。ＲＥＰＡＤＲＩＩには、ＲＥＰ信号が加えられた
ときにラッチされたＭＰＵアクセスアドレス（４〜３１
ビツト）が保持されている。次のＭＰＵアクセスアドレ
スがリプレース中のブロック内のデータをアクセスする
ときは、そのアドレス値（４〜３１ビツト）はＲＥＰＡ
ＤＲ１１のリプレースアドレスと一致するので、アドレ
ス比較部１３はＨｉＴ信号を出力し、ＡＮＤ回路１４４
及び１４５に加える。

一方、データバッファ装置１０のデコーダ１４１は、Ｍ
ＰＵＡＤＲ３１のＭＰＵアクセスアドレス中のビット２
及びビット３をデコードし、ＲＥＰバッファ１２の４個
のデータエントリをセレクトするセレクト信号を発生し
て、ＭＰＸ１２４及び１４２に加える。

ＭＰＸ１４２は、このセレクト信号でＪＫＦＦ１２２゜
〜１２２．の出力するフラグｖ０〜ｖ３をセレクトし、
フラグがオンのときＶＡＬＩＤ信号を発生してＡＮＤ回
路１４５に加える。

ＡＮＤ回路１４５は、ＭＰＸ１４２から（７）ＶＡＬＩ
Ｄ信号、ＲＥＰ、信号、ＲＥＡＤ信号及びＨＩＴ信号が
ともにオンのときに、アクセスが正常に行われたことを
指示する応答信号を発生してＭＰＵ２０に通知する。

一方、ＭＰＸ１２４は、デコーダ１４１からのセレクト
信号を受け、スルーラッチ１２３゜〜１２３、にラッチ
された４バイトの各リプレースデータを順番にセレクト
してドライバ１４３に送る。

またＡＮＤ回路１４４は、ＲＦＰ、信号、ＨＩＴ信号及
びリード信号がともにオンのときに出力してドライバ１
４３を作動させる。

これにより、次のアクセス用のＭＰＵアクセスアドレス
に一致するアドレスの４バイトのリプレースデータがド
ライバ１４３よりＭＰＵデータバス３８を経由してＭＰ
Ｕ２０に転送される。ＭＰＵアクセスアドレスが第４図
の■に示すように、リプレースデータ中のアドレスが「
１０」及び「０１」であるとすると、このアドレスの４
バイトデータがセレクトされてＭＰＵ２０に転送される
（第４図の＠）。

以上、１ブロツク（１６バイト）からなるリプレースデ
ータが４バイト単位で転送される場合を例にとって説明
したが、本発明はこれ以外の転送単位でリプレースデー
タが転送される場合にも適用されるものである。また、
ＲＥＰバッファ１２も、スルーラッチの他にレジスタを
用いて構成することもできる。

〔発明の効果〕

以上説明したように、本発明によれば次の諸効果が得ら
れる。

（１）　　リプレース中のデータを保持するＲＥＰバッ
ファを設けてリプレース中でもアクセスできるようにし
たので、リプレースでもＭＰＵアクセスアドレスでＲＥ
Ｐバッファをアクセスすることにより、リプレース中の
データをリードすることができる。

（２）前記（１）により、キャッシュメモリ装置におけ
るリプレース処理の終了を待つことなくリプレース中の
データのリードが可能となり、無駄な待ち時間が無くな
ってＭＰＵの処理効率を向上さセることができる。

【図面の簡単な説明】

第１図は、本発明の基本構成の説明図、第２図は、本発
明の動作タイミングチャート、第３図は、本発明の一実
施例の構成の説明図、第４図は、同実施例の動作タイミ
ングチャート、第５図は、従来のキャッシュメモリ装置
の説明図、第６図は、従来のキャッシュメモリ装置のキ
ャツシュヒツト時の動作タイミングチャート、第７図は、従来のキャッシュメモリ装置のキャッシュミ
スヒツト時の動作タイミングチャートである。第１図及び第３図において、１０・・・データバッファ装置、１１・・・リプレース
アドレスレジスタ（ＲＥＰＡＤＲ）　、１２・・・リプ
レースデータバッファ　（ＲＥＰバッファ）、１３・・
・アドレス比較部、１４・・・データ転送制御部、２０
・・・プロセッサ（ＭＰＵ）　、２１・・・ＭＰＵアク
セスアドレスレジスタ（ＭＰＵＡＤＲ）　、３０・・・
キャッシュメモリ装置、３１・・・ＴＡＧメモリ、３２
・・・スルーラッチ、３３・・・アドレス比較部、３４
・・・データメモリ、３５・・・アドレスカウンタ、３
６・・・アドレスセレクタ、３７・・・トランシーバ、
３８・・・ＭＰＵデータバス、３９・・・ＣＡＣＨＥデ
ータバス。

Claims

【特許請求の範囲】１、キャッシュメモリ装置（３０）がリプレース中に、
プロセッサ（２０）よりプリレース中のデータをリード
すべく新たに起動されたアクセスを保証するキャッシュ
リプレース用データバッファ装置（１０）であって、（ａ）キャッシュリプレース中のリプレースアドレスを
保持するリプレースアドレスレジスタ（１１）と、（ｂ）リプレース中のデータを保持するリプレースデー
タバッファ（１２）と、（ｃ）リプレースアドレスレジスタ（１１）のリプレー
スアドレスと該リプレースアドレスに対応するプロセッ
サ（２０）の新たなアクセスアドレスの内容を比較する
アドレス比較部（１３）と、（ｄ）アドレス比較部（１３）でアドレスの一致がとれ
かつリード時の場合に、リプレースデータバッファ（１
２）内のアクセス対象データをリードしてプロセッサ（
２０）に転送するデータ転送制御部（１４）、を備えたことを特徴とするキャッシュリプレース用デー
タバッファ装置。