JPH02126318A - 浮動小数点除算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は浮動小数点除算装置に関し、特に指数部の演算
結果を保持する浮動小数点除算装置に関する。

〔従来の技術〕

従来、この種の浮動小数点除算装置は第４図に示すとお
り、処理時間の長い仮数部演算部３００と、処理時間が
著しく短い指数部演算部４００と。

更に、仮数部演算部３００と指数部演算部４００との処
理時間の差のｎＴの間、命令サイクル毎に生成される指
数部演算結果データを保持する為にｎＴ間の命令サイク
ル数に相当するレジスタ群で構成されるデータ保持回路
６００とから構成されていた。

〔発明が解決しようとすＳ課咀〕

しかしながら、上述した従来の浮動小数点除算装置では
、データ保持回路を構成するＬＳＩチップは、レジスタ
と論理ダートを内蔵したＬＳＩチップを用いて構成して
いる為に、必要としない論理デートがＩ、ＳＩチップ内
に混在し、集積度が著しく落ちる。その結果、ハードウ
ェア量が増大するという問題がちった。

そこで１本発明の技術的課題は上記欠点に鑑み。

ハードウェア量の削減が行える浮動小数点除算装置を提
供することである。

〔課題を解決するだめの手段〕

本発明によれば、レジスタファイルと、指数部演算結果
を前記レジスタファイルに書き込むために、所定の命令
サイクル毎に、書き込みアドレスをカウントアツプする
書き込みアドレス生成回路と、前記書き込みアドレスを
保持する書き込みアドレス保持レジスタと、仮数部演算
終了時に、前記指数部演算結果を前記レジスタファイル
から読み出すための読み出しアドレスを求める読み出し
アドレス生成回路と、前記読み出しアドレスを保持する
読み出しアドレス保持レジスタとを有することを特徴と
する浮動小数点除算装置が得られる。

これにより、し・ソスタの集積度が高い汎用レジスタフ
ァイルを使用して指数部演算結果を保持することを可能
とする。

〔実施例〕

次に本発明の実施例について図面を参照して説明する。

第１図に本実施例の浮動小数点除算装置の構成を示し、
第２図から第３図で指数部演算結果の保持にレジスタフ
ァイルを用いた時の動作列を示す。

第１図に示すとおり、浮動小数点除算装置は。

指数部の演算結果を保持するレノスタフアイル２００と
、レジスタファイル２００を制御するレジスタファイル
制御回路１００と、除算データにおいて、仮数部の演算
を行う仮数部演算回路３００と、指数部の演算を行う指
数部演算回路４００とで構成されている。レジスタファ
イル制御回路１００は、命令サイクル毎に書き込みアド
レスをカウントアツプする書き込みアドレス生成回路１
１０と、書き込みアドレスから仮数部演算時間と指数部
演算時間との処理時間の差分を減する読み出しアドレス
生成回路１２０と、それらのアドレスを保持する書き込
みアドレス保持レジスタ１３０と、読み出しアドレス保
持レジスタ１４０とで構成される。

次に第２図、第３図で動作例を説明する。

第２図は浮動小数点除算装置の演算動作を示した図であ
る。浮動小数点除算演算は、仮数部演算と指数部演算と
を並行して演算が行われ、それらの演算時間は、仮数部
演算時間５１１を（ｎ＋ｍ）Ｔ。

指数部演算時間５１２をｍＴ及び、除算命令サイクルを
ＡＴとして示す。また仮数部演算時間と指数部演算時間
との差５１３をｎＴと示す。このｎＴ間が指数部演算結
果の保持時間となる。ここで図中のＴはマシンサイクル
を示す。

図中５１０〜５５０は、パイプライン動作を行う除算演
算の推移を示す。５１０は最初に発行された除算命令の
演算全示し、５２０はＡＴ後に発行された除算命令の演
算を示す。５３０は最初の除算命令が終了する時に指数
部の演算が終了する除算命令の演算を示し、５４０はＡ
Ｔ後に発行された除算命令が終了する時に指数部の演算
が終了する演算命令を示し、５５０は最初の除算命令が
終了するＡＴ前に除算命令が発行される演算を示す。第
３図は、第２図で示すような・ぐイブライン動作を行う
除算におけるレジスタファイル制御回路１００内の書き
込みアドレス生成回路１１０及び読み出しアドレス生成
回路１２０が生成するレジスタファイルのアドレスを、
演算時間の推移で示した図である。ここでレジスタファ
イルのアドレス数は。

仮数部演算時間と指数部演算時間との差であるｎＴと、
そのｎＴ間に発行される命令サイクル数とから決定され
、ここではｎ／を個となる。

最初の除算命令を発行したｍＴ後に、第２図の５１０で
示した除算の指数部演算結果を保持するために、書き込
みアドレス生成回路により、レジスタファイル２００の
Ｏ番地レジスタのアドレスが生成される。続いて１次の
命令サイクル後である（ｍ＋ｔ）Ｔ後に、第２図の５２
０で示した除算の指数部演算結果を保持するために、書
き込みアドレス生成回路１１０によシ書き込みアドレス
保持レジスタ１３０の内容がカウントアンプされ。

レジスタファイルの１番地レジスタのアドレスが生成さ
れる。このようにして、各除算の指数部演算結果をレジ
スタファイル２００に保持する。また最初の除算が終了
する１つ前の命令サイクル時間（ｎ＋ｍ−１）Ｔｔでは
読み出し動作は行われない。

次に、第２図の５１０の除算が終了する（ｎ十ｍ）Ｔに
第２図の５３０の指数部の演算結果を保持するために、
書き込みアドレス生成回路１１０によシレノスタファイ
ル２００のｎ／Ｌ番地レジスタのアドレスが生成される
。同時に、最初の除算である第２図の５１０の指数部の
演算結果を読み出すために、読み出しアドレス生成回路
１２０により書き込みアドレス保持レジスタ１３０のア
ドレスから（ｎ／ｌ−１）番地前のアドレスであるＯ番
地レジスタのアドレスが生成される。

次に、第２図の５２０の除算が終了する（ｍ＋ｎ＋ｔ）
Ｔ後に書き込みアドレスはりセットされＯ番地に第２図
の５４０の指数部の演算結果が書き込まれる。

同時に第２図の５２０の指数部の演算結果を読み出すた
めに、読み出しアドレス生成回路により。

書き込みアドレス保持レジスタ１３０の内容の（ｎ／ｌ
−１）　番地前のアドレスである１番地レジスタのアド
レスが生成される。また第２図の５５０の除算も同様な
動作が行われ指数部の演算結果をレノスタフアイル２０
０の１番地レジスタに保持される。

このように、レジスタファイル２００の書き込みアドレ
ス、読み出しアドレスを生成することで。

レジスタファイル２００に指数部演算結果の保持ができ
る。また、このようなアドレスを生成するアドレス生成
回路１１０．１２０は、リセット回路を含んだ簡単な加
算回路で構成される。

〔発明の効果〕

以上説明したように２本発明によれば、浮動小数点除算
装置に汎用レジスタファイルの使用が可能となり、浮動
小数点除算装置の／・−ドウエア量の削減ができる。ま
た汎用チップであるレジスタファイルを使用することに
より、設計期間の短縮ができる。

【図面の簡単な説明】

第１図は本発明の１実施例に係る浮動小数点演算装置の
ブロック図、第２図は浮動小数点除算演算の・ぞイゾラ
インの流れを示した図、第３図は指数部演算結果を保持
する為のレジスタファイル制御回路の動作を示した図、
第４図は従来技術の浮動小数点除算装置である。 １００・・・レジスタファイル制御回路、１１０・・・
書き込みアドレス生成回路、１２０・・・読み出しアド
レス生成回路、１３０・・・書き込みアドレス保持レジ
スタ、１４０・・・読み出しアドレス保持レジスタ、２
００・・・レジスタファイル、３００・・・仮数部演算
部、４００・・・指数部演算部、５１０，５２０゜第１
図 第２図

Claims (1)

【特許請求の範囲】
1. １）パイプライン処理を行う浮動小数点除算装置におい
   て、指数部の演算結果を保持するためのレジスタファイ
   ルと、該レジスタファイルに前記指数部演算結果を書き
   込むための書き込みアドレスを、所定の命令サイクル毎
   にカウントアップする書き込みアドレス生成回路と、該
   書き込みアドレス生成回路にて生成された書き込みアド
   レスを保持する書き込みアドレス保持レジスタと、仮数
   部演算終了時に、指数部演算結果を読み出すための読み
   出しアドレスを、前記書き込みアドレス保持レジスタの
   出力データと、指数部演算時間と仮数部演算時間との差
   分値とから求める読み出しアドレス生成回路と、該読み
   出しアドレス生成回路にて生成された読み出しアドレス
   を保持する読み出しアドレス保持レジスタとを有するこ
   とを特徴とする、浮動小数点除算装置。