JPH02126721A - 位相検波回路 - Google Patents
位相検波回路Info
- Publication number
- JPH02126721A JPH02126721A JP63280980A JP28098088A JPH02126721A JP H02126721 A JPH02126721 A JP H02126721A JP 63280980 A JP63280980 A JP 63280980A JP 28098088 A JP28098088 A JP 28098088A JP H02126721 A JPH02126721 A JP H02126721A
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- JP
- Japan
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- phase
- circuit
- signal
- vco3
- control
- Prior art date
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- Pending
Links
- 230000010355 oscillation Effects 0.000 claims abstract description 12
- 238000001514 detection method Methods 0.000 claims description 24
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
この発明は、位相検波回路に関し、詳しくは、ロジック
回路を利用してＰＬＬ方式で基準信号を発生する場合に
おけるＩＣ化に適した位相検波回路の改良に関する。
回路を利用してＰＬＬ方式で基準信号を発生する場合に
おけるＩＣ化に適した位相検波回路の改良に関する。
［従来の技術］
従来のＩＣ化に適するＰＬＬ方式の位相検波回路として
は、エツジトリがタイプのフリップフロップ回路を用い
るロジック回路が使用されている。
は、エツジトリがタイプのフリップフロップ回路を用い
るロジック回路が使用されている。
第４図は、その−例を示すものであって、ＰＬＬを同期
発振させるための参照信号ＲＥＦと電圧制御発振回路（
ＶＣＯ）の出力信号とをセット端子Ｓとリセット端ＦＲ
とにそれぞれ加え、そのＱ出力に位相出力信号ＰＤＯＵ
Ｔを得ている。
発振させるための参照信号ＲＥＦと電圧制御発振回路（
ＶＣＯ）の出力信号とをセット端子Ｓとリセット端ＦＲ
とにそれぞれ加え、そのＱ出力に位相出力信号ＰＤＯＵ
Ｔを得ている。
なお、第５図の（ａ）は、その動作のタイミングチャー
トであり、その位相デユーティ変換特性は、同図（ｂ）
に示されるように、ＲＥＦ信号に対するＶＣＯの位相遅
れに対応して位相出力信号ＰＤＯＵＴが増加し、１８０
度−ｉ’５０％、３６０度で１００％デユーティとなる
ような特性である。
トであり、その位相デユーティ変換特性は、同図（ｂ）
に示されるように、ＲＥＦ信号に対するＶＣＯの位相遅
れに対応して位相出力信号ＰＤＯＵＴが増加し、１８０
度−ｉ’５０％、３６０度で１００％デユーティとなる
ような特性である。
［解決しようとする課ａ］
通常、エツジトリガタイプのフリップフロ・ノブ回路は
、第４図に示されるように、ＮＡＮＤ回路。
、第４図に示されるように、ＮＡＮＤ回路。
ＮＯＲ回路等の基本論理回路を多く使用して構成される
。そこで、これをゲートレベルのハードウェア構成に展
開した場合に論理素子数が多くなり、かつ、複数段の論
理素Ｔを組み合わせるためにその動作スピードが遅くな
る欠点がある。
。そこで、これをゲートレベルのハードウェア構成に展
開した場合に論理素子数が多くなり、かつ、複数段の論
理素Ｔを組み合わせるためにその動作スピードが遅くな
る欠点がある。
したがって、高い周波数で位相検波をする場合には、検
波出力に誤差を多く含むようになり、精度の高いＰＬＬ
動作ができなくなる。
波出力に誤差を多く含むようになり、精度の高いＰＬＬ
動作ができなくなる。
この発明は、このような従来技術の問題点を解決するも
のであって、論理素子数が少なくて済み、高速動作に適
する位相検波回路を提供することを目的とする。
のであって、論理素子数が少なくて済み、高速動作に適
する位相検波回路を提供することを目的とする。
［課題を解決するための手段］
このような目的を達成するためのこの発明の位相検波回
路の構成は、入力信号と電圧制御発振回路から得られ信
号とを排他論理和回路に加えて位相検波をして電圧制御
発生回路の制御信号を得るものである。
路の構成は、入力信号と電圧制御発振回路から得られ信
号とを排他論理和回路に加えて位相検波をして電圧制御
発生回路の制御信号を得るものである。
［作用］
このように、排他論理和回路を位相検波回路として使用
することにより、ゲートレベルにＩ１ｍ開した素子数を
低減させることができ、かつ素子の構成段数も少なくな
るので、動作速度が速くなり、高い周波数の位相検波回
路に使用しても、誤差の少ない位相検波ができる。
することにより、ゲートレベルにＩ１ｍ開した素子数を
低減させることができ、かつ素子の構成段数も少なくな
るので、動作速度が速くなり、高い周波数の位相検波回
路に使用しても、誤差の少ない位相検波ができる。
［実施例コ
以下、この発明の一実施例について図面を参照して詳細
に説明する。
に説明する。
第１図は、この発明の位相検波回路を用いたＰＬＬ回路
の・実施例のブロック図であり、第２図は、その位相検
波動作のタイミングチャート、第３図は、その位相台デ
ユーティ特性のグラフである。
の・実施例のブロック図であり、第２図は、その位相検
波動作のタイミングチャート、第３図は、その位相台デ
ユーティ特性のグラフである。
第１図において、５は、ＰＬＬ回路であって、１は、そ
の排他論理和回路（ＥＸＯＲ）で構成した位相検波回路
である。Ｅ Ｘ ＯＲ１の出力は、低域フィルタ２を介
して制御電圧発生回路４に加えられ、制御電圧発生回路
４によりＶＣＯ３の制御電圧を発生してＶＣＯ３を制御
する。そして、ＶＣＯ３の出力は、ＥＸＯＲｌの一方の
入力に加えられる。また、ＥＸＯＲＩ の他方の入力に
は、ＲＥＦ信号が入力される。なお、ＶＣＯ３の発振周
波数は、基準電圧レベルを中心として上方向の電圧で制
御される。
の排他論理和回路（ＥＸＯＲ）で構成した位相検波回路
である。Ｅ Ｘ ＯＲ１の出力は、低域フィルタ２を介
して制御電圧発生回路４に加えられ、制御電圧発生回路
４によりＶＣＯ３の制御電圧を発生してＶＣＯ３を制御
する。そして、ＶＣＯ３の出力は、ＥＸＯＲｌの一方の
入力に加えられる。また、ＥＸＯＲＩ の他方の入力に
は、ＲＥＦ信号が入力される。なお、ＶＣＯ３の発振周
波数は、基準電圧レベルを中心として上方向の電圧で制
御される。
第２図に従ってその位相検波動作を説明すると、ＶＣＯ
３の出力パルス信号であるＶＣＯと入力信号ＲＥＦのパ
ルス信号であるＲＥＦとの関係が、第２図の（ａ）に示
す関係にある場合には、デユーティ５０％の位相出力信
号ＰＤＯＵＴがＥＸＯＲｌに発生し、この状態がＶＣＯ
とＲＥＦとの位相が相σに位相が合っている状態であっ
て、ＶＣＯ３が設定された基準発振周波数で発振するよ
うに制御電圧発生回路４から制御電圧がＶＣＯ３に加え
られる。
３の出力パルス信号であるＶＣＯと入力信号ＲＥＦのパ
ルス信号であるＲＥＦとの関係が、第２図の（ａ）に示
す関係にある場合には、デユーティ５０％の位相出力信
号ＰＤＯＵＴがＥＸＯＲｌに発生し、この状態がＶＣＯ
とＲＥＦとの位相が相σに位相が合っている状態であっ
て、ＶＣＯ３が設定された基準発振周波数で発振するよ
うに制御電圧発生回路４から制御電圧がＶＣＯ３に加え
られる。
同図の（ｂ）に示すように、入力信号ＲＥＦに対してＶ
ＣＯ３の位相が進み、ｖＣＯが一４５度になったときに
は、デユーティ７５％の位相出力信号ＰＤＯＵＴがＥ
Ｘ ＯＲｓに発生し、これに対応する制御電圧が制御電
圧発生回路４からＶＣＯ３に加えられてＶＣＯ３の発振
周波数が基準周波数になるように制御される。
ＣＯ３の位相が進み、ｖＣＯが一４５度になったときに
は、デユーティ７５％の位相出力信号ＰＤＯＵＴがＥ
Ｘ ＯＲｓに発生し、これに対応する制御電圧が制御電
圧発生回路４からＶＣＯ３に加えられてＶＣＯ３の発振
周波数が基準周波数になるように制御される。
また、同図の（Ｃ）に示すように、入力信号ＲＥＦに対
してさらにＶＣＯ３の位相が進み、ｖＣＯが一９０度に
なったときには、デユーティ１００％の位相出力信号Ｐ
ＤＯＵＴがＥＸＯＲｌに発生し、これが論理レベルでＨ
ＩＧＨレベルの信号となり、これに対応する制御電圧が
制御電圧発生回路４からＶＣＯ３に加えられてＶＣＯ３
の発振周波数が基準周波数になるように制御される。
してさらにＶＣＯ３の位相が進み、ｖＣＯが一９０度に
なったときには、デユーティ１００％の位相出力信号Ｐ
ＤＯＵＴがＥＸＯＲｌに発生し、これが論理レベルでＨ
ＩＧＨレベルの信号となり、これに対応する制御電圧が
制御電圧発生回路４からＶＣＯ３に加えられてＶＣＯ３
の発振周波数が基準周波数になるように制御される。
このようにして、同図の（ｄ）〜（ｈ）に示すように、
入力信号ＲＥＦに対してＶＣＯ３の位相が一１３５度、
−１８０度、＋１３５度、＋９０度、そして＋４５度に
それぞれなったときには、デユーティ７５％、５０％、
４５％、論理レベルでＬＯＷレベルの信号（ゼロ電圧）
、そして４５％の位相出力信号ＰＤＯＵＴがＥＸＯＲｔ
にそれぞれ発生し、これらそれぞれに対応する制御電
圧がＶＣＯ３に加えられてＶＣＯ３の発振周波数が基準
周波数になるように制御される。
入力信号ＲＥＦに対してＶＣＯ３の位相が一１３５度、
−１８０度、＋１３５度、＋９０度、そして＋４５度に
それぞれなったときには、デユーティ７５％、５０％、
４５％、論理レベルでＬＯＷレベルの信号（ゼロ電圧）
、そして４５％の位相出力信号ＰＤＯＵＴがＥＸＯＲｔ
にそれぞれ発生し、これらそれぞれに対応する制御電
圧がＶＣＯ３に加えられてＶＣＯ３の発振周波数が基準
周波数になるように制御される。
この場合の位相台デユーティ特性は第３図に示すグラフ
のように、位相がゼロのときには、デユーティが５０％
となり、位相の遅れ、或いは進みに従って折れ線曲線と
なるような特性で一９０度の位相で１００％のデユーテ
ィとなり、＋９０度の位相で０％のデユーティとなるも
のである。
のように、位相がゼロのときには、デユーティが５０％
となり、位相の遅れ、或いは進みに従って折れ線曲線と
なるような特性で一９０度の位相で１００％のデユーテ
ィとなり、＋９０度の位相で０％のデユーティとなるも
のである。
以上、実施例では、ＰＬＬの場合を中心として説明して
きたが、この発明は、ＰＬＬの場合に限らず、ｖＣＯを
制御する場合の位相検波一般に適用できることはもちろ
んである。
きたが、この発明は、ＰＬＬの場合に限らず、ｖＣＯを
制御する場合の位相検波一般に適用できることはもちろ
んである。
［発明の効果］
以１−の説明から理解できるように、この発明は、排他
論理和回路を位相検波回路として使用することにより、
ゲートレベルに展開した素子数を低減させることができ
、かつ素ｒの構成段数も少なくなるので、動作速度が速
くなり、高い周波数の位相検波回路に使用しても、誤差
の少ない位相検波ができる。
論理和回路を位相検波回路として使用することにより、
ゲートレベルに展開した素子数を低減させることができ
、かつ素ｒの構成段数も少なくなるので、動作速度が速
くなり、高い周波数の位相検波回路に使用しても、誤差
の少ない位相検波ができる。
第１図は、この発明の位相検波回路を用いたＰＬＬ回路
の一実施例のブロック図であり、第２図は、その位相検
波動作のタイミングチャート、第３図は、その位相０デ
ユーテイ特性のグラフ、第４図は、従来の位相検波回路
の説明図、第５図は、その動作を説明するタイミングチ
ャート及び位相・デユーティ特性の説明図である。 １・・・排他論理和回路（ＥＸＯＲ）、２・・・低域フ
ィルタ、３・・・電圧制御発振回路、４・・・制御電圧
発生回路。 第 図 第 図 第 図 （ａ） ｖｃ。 ＤＯＵＴ （Ｃ） ９節丁 （ｄ） ■α［ 第 図 ｐ嗅バ 第 図 イ立才１
の一実施例のブロック図であり、第２図は、その位相検
波動作のタイミングチャート、第３図は、その位相０デ
ユーテイ特性のグラフ、第４図は、従来の位相検波回路
の説明図、第５図は、その動作を説明するタイミングチ
ャート及び位相・デユーティ特性の説明図である。 １・・・排他論理和回路（ＥＸＯＲ）、２・・・低域フ
ィルタ、３・・・電圧制御発振回路、４・・・制御電圧
発生回路。 第 図 第 図 第 図 （ａ） ｖｃ。 ＤＯＵＴ （Ｃ） ９節丁 （ｄ） ■α［ 第 図 ｐ嗅バ 第 図 イ立才１
Claims (1)
- （１）入力信号と電圧制御発振回路から得られる信号と
の排他論理和を位相検波出力として得て、これにより前
記電圧制御発生回路の制御信号を発生することを特徴と
する位相検波回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63280980A JPH02126721A (ja) | 1988-11-07 | 1988-11-07 | 位相検波回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63280980A JPH02126721A (ja) | 1988-11-07 | 1988-11-07 | 位相検波回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02126721A true JPH02126721A (ja) | 1990-05-15 |
Family
ID=17632577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63280980A Pending JPH02126721A (ja) | 1988-11-07 | 1988-11-07 | 位相検波回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02126721A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5144458A (ja) * | 1974-10-15 | 1976-04-16 | Hitachi Ltd | |
| JPS6396778A (ja) * | 1986-10-13 | 1988-04-27 | Matsushita Electric Ind Co Ltd | クロツク再生位相同期回路 |
| JPS63127636A (ja) * | 1986-11-18 | 1988-05-31 | Sony Corp | Ｐｌｌ回路 |
-
1988
- 1988-11-07 JP JP63280980A patent/JPH02126721A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5144458A (ja) * | 1974-10-15 | 1976-04-16 | Hitachi Ltd | |
| JPS6396778A (ja) * | 1986-10-13 | 1988-04-27 | Matsushita Electric Ind Co Ltd | クロツク再生位相同期回路 |
| JPS63127636A (ja) * | 1986-11-18 | 1988-05-31 | Sony Corp | Ｐｌｌ回路 |
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