JPH0363249B2 - - Google Patents
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- JPH0363249B2 JPH0363249B2 JP57015469A JP1546982A JPH0363249B2 JP H0363249 B2 JPH0363249 B2 JP H0363249B2 JP 57015469 A JP57015469 A JP 57015469A JP 1546982 A JP1546982 A JP 1546982A JP H0363249 B2 JPH0363249 B2 JP H0363249B2
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- Japan
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- capacitor
- pulse
- loop filter
- output
- signal
- Prior art date
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Filters And Equalizers (AREA)
Description
【発明の詳細な説明】
本発明はPLL回路に用いられるループフイル
タに係り、特にその構成上集積回路化に適したル
ープフイルタに関するものである。
タに係り、特にその構成上集積回路化に適したル
ープフイルタに関するものである。
第１図はPLL回路の基本構成を示すブロツク
図である。入力端子１０１に入力された信号（パ
ルス信号）と、分周器１０２の出力信号とは周波
数位相比較器１０３に入力されて、両信号の位相
又は周波数が比較される。周波数位相比較器１０
３は両信号の差信号（PU又はPD）を出力する。
この差信号はループフイルタ１０４で積分され、
電圧制御発振器１０５に加えられる。この結果、
ループフイルタ１０４の出力に応じた発振周波数
を持つた出力信号が電圧制御発振器１０５の出力
端子１０６に得られる。この出力信号は分周器１
０２を介して周波数位相比較器１０３の入力にフ
イードバツクされるようになつている。従がつて
分周器１０２の分周比をＮ（Ｎは正の整数）、入力
信号の周波数をiとすれば、出力信号の周波数は
Niとなる。
図である。入力端子１０１に入力された信号（パ
ルス信号）と、分周器１０２の出力信号とは周波
数位相比較器１０３に入力されて、両信号の位相
又は周波数が比較される。周波数位相比較器１０
３は両信号の差信号（PU又はPD）を出力する。
この差信号はループフイルタ１０４で積分され、
電圧制御発振器１０５に加えられる。この結果、
ループフイルタ１０４の出力に応じた発振周波数
を持つた出力信号が電圧制御発振器１０５の出力
端子１０６に得られる。この出力信号は分周器１
０２を介して周波数位相比較器１０３の入力にフ
イードバツクされるようになつている。従がつて
分周器１０２の分周比をＮ（Ｎは正の整数）、入力
信号の周波数をiとすれば、出力信号の周波数は
Niとなる。
この動作は周波数位相比較器１０３が差信号を
出力しなくなるまで繰返えされ、差信号が出力さ
れなくなつた時には、入力信号と分周器１０２の
出力信号とは周波数、位相が同期する。
出力しなくなるまで繰返えされ、差信号が出力さ
れなくなつた時には、入力信号と分周器１０２の
出力信号とは周波数、位相が同期する。
周波数位相比較器１０３には、パルスのエツジ
（立上り又は立下り）のみを比較するいわゆるデ
イジタル形式の位相比較器が、電圧制御発振器に
は、パルス波形を直接出力する電圧制御形マルチ
バイブレータ（以下VCMという）が通常用いら
れている。
（立上り又は立下り）のみを比較するいわゆるデ
イジタル形式の位相比較器が、電圧制御発振器に
は、パルス波形を直接出力する電圧制御形マルチ
バイブレータ（以下VCMという）が通常用いら
れている。
また、ループフイルタには、第２図に示すよう
なＣ−MOS形の集積回路化されたループフイル
タが使用される。
なＣ−MOS形の集積回路化されたループフイル
タが使用される。
次に、第２図に示したループフイルタについて
説明する。入力端子２０１，２０２にはそれぞれ
第１図に示した周波数位相比較器１０３からの差
信号，PDが入力される。（はPUの反転出
力を示す。） このループフイルタは完全積分２次ループフイ
ルタと等価な伝達関数を持つている。バイアス回
路２０３は安定な電圧源で、その電圧値に応じた
電流が、トランジスタＭ１，Ｍ２，Ｍ３に流れ
る。差信号，PDはパルス信号で、この信号に
よりトランジスタＭ４，Ｍ８又はＭ７，Ｍ９がオ
ンオフするようになつている。トランジスタＭ８
はコンデンサ２０５に電荷をチヤージするための
スイツチ、トランジスタＭ９はコンデンサ２０５
から電荷をデイスチヤージするためのスイツチで
あり、差信号の位相（周波数）の変化に対して、
ループフイルタ出力の追従を早くするように働く
のである。差信号PU又はPDが＋Ｖ（ｖ）の時、
トランジスタＭ４，Ｍ８又はトランジスタＭ７，
Ｍ９がオンになる。トランジスタＭ５，Ｍ６はそ
れぞれトランジスタＭ１，Ｍ３に対してカレント
ミラ回路を構成しており、そのミラー比に応じた
電流が、トランジスタＭ４，Ｍ７がオンした時に
トランジスタＭ５，Ｍ６に流れる。
説明する。入力端子２０１，２０２にはそれぞれ
第１図に示した周波数位相比較器１０３からの差
信号，PDが入力される。（はPUの反転出
力を示す。） このループフイルタは完全積分２次ループフイ
ルタと等価な伝達関数を持つている。バイアス回
路２０３は安定な電圧源で、その電圧値に応じた
電流が、トランジスタＭ１，Ｍ２，Ｍ３に流れ
る。差信号，PDはパルス信号で、この信号に
よりトランジスタＭ４，Ｍ８又はＭ７，Ｍ９がオ
ンオフするようになつている。トランジスタＭ８
はコンデンサ２０５に電荷をチヤージするための
スイツチ、トランジスタＭ９はコンデンサ２０５
から電荷をデイスチヤージするためのスイツチで
あり、差信号の位相（周波数）の変化に対して、
ループフイルタ出力の追従を早くするように働く
のである。差信号PU又はPDが＋Ｖ（ｖ）の時、
トランジスタＭ４，Ｍ８又はトランジスタＭ７，
Ｍ９がオンになる。トランジスタＭ５，Ｍ６はそ
れぞれトランジスタＭ１，Ｍ３に対してカレント
ミラ回路を構成しており、そのミラー比に応じた
電流が、トランジスタＭ４，Ｍ７がオンした時に
トランジスタＭ５，Ｍ６に流れる。
レベル変換回路２０４は負電源（−Ｖ）に接続
されたトランジスタＭ９を差信号PDのレベルに
応じてオン・オフするために、入力信号のレベル
変換を行う回路である。
されたトランジスタＭ９を差信号PDのレベルに
応じてオン・オフするために、入力信号のレベル
変換を行う回路である。
第３図は、同期引込過程を説明するためのルー
プフイルタ各部の波形を示した波形図である。こ
こでは説明の簡単化のために、コンデンサ２０５
の初期の端子電圧はＯ（Ｖ）で、VCM１０５は入
力信号周波数にくらべて低い周波数で自走発振し
ているものと仮定した。また、VCM１０５は、
ループフイルタ出力が高くなると、発振周波数が
高くなるように追従するものとする。第３ａ図は
入力信号、第３ｂ図、第３ｃ図はそれぞれ周波数
位相比較器１０３の出力である差信号，PD、
第３ｄ図はコンデンサ２０５の端子電圧、第３ｅ
図はループフイルタ出力端子２０６の出力電圧の
波形を示したものである。
プフイルタ各部の波形を示した波形図である。こ
こでは説明の簡単化のために、コンデンサ２０５
の初期の端子電圧はＯ（Ｖ）で、VCM１０５は入
力信号周波数にくらべて低い周波数で自走発振し
ているものと仮定した。また、VCM１０５は、
ループフイルタ出力が高くなると、発振周波数が
高くなるように追従するものとする。第３ａ図は
入力信号、第３ｂ図、第３ｃ図はそれぞれ周波数
位相比較器１０３の出力である差信号，PD、
第３ｄ図はコンデンサ２０５の端子電圧、第３ｅ
図はループフイルタ出力端子２０６の出力電圧の
波形を示したものである。
コンデンサ２０５の充放電によつてコンデンサ
２０５の端子間に発生する電圧をVCとすると、 VC＝Ｉ・ｔ／Ｃ …(1) (1)式が成立する。ここでＩはトランジスタＭ５
又はＭ６を流れる定電流値、ｔはトランジスタＭ
４又はＭ７がオンしている時間、Ｃはコンデンサ
２０５の容量である。この端子間に発生する電圧
VCの経時変化を示したものが第３ｄ図に相当す
る。
２０５の端子間に発生する電圧をVCとすると、 VC＝Ｉ・ｔ／Ｃ …(1) (1)式が成立する。ここでＩはトランジスタＭ５
又はＭ６を流れる定電流値、ｔはトランジスタＭ
４又はＭ７がオンしている時間、Ｃはコンデンサ
２０５の容量である。この端子間に発生する電圧
VCの経時変化を示したものが第３ｄ図に相当す
る。
第３ｅ図で、ループフイルタ出力端子２０６の
出力電圧の立上り電圧又は立下り電圧をVSとし
て示したが、このVSは、 VS＝R1／R1＋R2・Ｖ …(2) (2)式のように表わされる。ここで、R1，R2は
第２図に示した抵抗の値、ＶはトランジスタＭ８
及びＭ９のソースに接続された電圧源の電圧であ
る。
出力電圧の立上り電圧又は立下り電圧をVSとし
て示したが、このVSは、 VS＝R1／R1＋R2・Ｖ …(2) (2)式のように表わされる。ここで、R1，R2は
第２図に示した抵抗の値、ＶはトランジスタＭ８
及びＭ９のソースに接続された電圧源の電圧であ
る。
PLLが同期を引込んだ時には、理想的な系に
おいては、周波数位相比較器１０３の出力差信号
PU，PDの発生はなくなる。
おいては、周波数位相比較器１０３の出力差信号
PU，PDの発生はなくなる。
しかし、実際に用いられる系においては、周波
数位相比較器の検出感度、ループフイルタの特
性、VCMの感度等が有限値であることから、
PLLループ内に誤差が発生する。さらに、雑音
による誤差も発生する。このような誤差が発生す
ると、周波数位相比較器１０３の出力差信号PU
又はPDとして表われる。
数位相比較器の検出感度、ループフイルタの特
性、VCMの感度等が有限値であることから、
PLLループ内に誤差が発生する。さらに、雑音
による誤差も発生する。このような誤差が発生す
ると、周波数位相比較器１０３の出力差信号PU
又はPDとして表われる。
この時の誤差によつて発生したPU又はPD信号
は通常細いパルスであるから、積分コンデンサ２
０５にはＩ・Δt／Ｃ（Δtはパルス巾を示す時間）
の電圧変化しか与えないが、ループフイルタ出力
端子２０６には、トランジスタＭ８又はＭ９がオ
ンすることにより、R1／R1＋R2Ｖのパルスが発生す る。このパルス成分は、後続のVCM１０５に直
接入力されるので、結局VCM１０５の出力にこ
のパルス成分が重畳されることになる。第４ａ図
〜第４ｆ図は、誤差パルスによるループフイルタ
およびVCMに現われる各種波形を示した波形図
である。第４ａ図は入力信号、第４ｂ図、第４ｃ
図はそれぞれ周波数位相比較器１０３の出力であ
る差信号，PD、第４ｄ図はループフイルタ出
力電圧信号、第４ｅ図はVCM１０５の充放電波
形、第４ｆ図はVCM出力信号を示したものであ
る。第４ｅ図、第４ｆ図に点線で示した波形は、
PU，PD信号に誤差パルスがない場合の波形であ
る。
は通常細いパルスであるから、積分コンデンサ２
０５にはＩ・Δt／Ｃ（Δtはパルス巾を示す時間）
の電圧変化しか与えないが、ループフイルタ出力
端子２０６には、トランジスタＭ８又はＭ９がオ
ンすることにより、R1／R1＋R2Ｖのパルスが発生す る。このパルス成分は、後続のVCM１０５に直
接入力されるので、結局VCM１０５の出力にこ
のパルス成分が重畳されることになる。第４ａ図
〜第４ｆ図は、誤差パルスによるループフイルタ
およびVCMに現われる各種波形を示した波形図
である。第４ａ図は入力信号、第４ｂ図、第４ｃ
図はそれぞれ周波数位相比較器１０３の出力であ
る差信号，PD、第４ｄ図はループフイルタ出
力電圧信号、第４ｅ図はVCM１０５の充放電波
形、第４ｆ図はVCM出力信号を示したものであ
る。第４ｅ図、第４ｆ図に点線で示した波形は、
PU，PD信号に誤差パルスがない場合の波形であ
る。
第４ｅ図、第４ｆ図から明らかなように、誤差
パルスによつてVCM出力信号にジツタが発生す
ることがわかる。
パルスによつてVCM出力信号にジツタが発生す
ることがわかる。
本発明の目的は、PLL出力にループ内の誤差
や雑音に基づくジツタをともなわないように改善
されたPLL用ループフイルタを提供するにある。
や雑音に基づくジツタをともなわないように改善
されたPLL用ループフイルタを提供するにある。
本発明においては、上記目的を達成するため
に、 積分用コンデンサと、前記コンデンサの１端に
接続されて前記コンデンサに電荷をチヤージする
ためのチヤージ用電流源と、前記コンデンサの１
端に接続されて前記コンデンサから電荷をデイス
チヤージするためのデイスチヤージ用電流源と、
前記コンデンサの他端に接続されていて前記コン
デンサの端子電位を一定値だけ上昇させる上昇用
電圧源と、前記コンデンサの他端に接続されて前
記コンデンサの端子電位を一定値だけ下降させる
下降用電圧源とを具備し、前記チヤージ用電流源
およびデイスチヤージ用電流源と前記上昇用電圧
源および下降用電圧源とを周波数位相比較器の出
力信号によつて切換えて出力を得るPLL用ルー
プフイルタにおいて、 前記周波数位相比較器と前記上昇用電圧源との
間又は／および前記周波数位相比較器と前記下降
用電圧源との間に、一定巾以下のパルス信号を通
過不能とするパルス除去回路を設けた事を特徴と
する。以下本発明を実施例に基づいて詳細に説明
する。
に、 積分用コンデンサと、前記コンデンサの１端に
接続されて前記コンデンサに電荷をチヤージする
ためのチヤージ用電流源と、前記コンデンサの１
端に接続されて前記コンデンサから電荷をデイス
チヤージするためのデイスチヤージ用電流源と、
前記コンデンサの他端に接続されていて前記コン
デンサの端子電位を一定値だけ上昇させる上昇用
電圧源と、前記コンデンサの他端に接続されて前
記コンデンサの端子電位を一定値だけ下降させる
下降用電圧源とを具備し、前記チヤージ用電流源
およびデイスチヤージ用電流源と前記上昇用電圧
源および下降用電圧源とを周波数位相比較器の出
力信号によつて切換えて出力を得るPLL用ルー
プフイルタにおいて、 前記周波数位相比較器と前記上昇用電圧源との
間又は／および前記周波数位相比較器と前記下降
用電圧源との間に、一定巾以下のパルス信号を通
過不能とするパルス除去回路を設けた事を特徴と
する。以下本発明を実施例に基づいて詳細に説明
する。
第５図は本発明の実施例を示す回路図である。
なお、第２図に示した同一部分は同一符号を付
し、その説明は省略する。
なお、第２図に示した同一部分は同一符号を付
し、その説明は省略する。
第２図の従来回路にパルス消去回路５０７，５
０８を挿入したものが第５図となる。次に第５図
に示す実施例について、その動作を説明する。
０８を挿入したものが第５図となる。次に第５図
に示す実施例について、その動作を説明する。
PLLの同期引込み時においては、パルス消去
回路５０７，５０８はループフイルタの特性には
ほとんど影響を与えず、従来回路において説明し
た如く動作する。これは、パルス消去回路５０
７，５０８が、巾の細いパルス信号のみ消去する
ような機能を有しているためで、同期引込み時に
発生する巾の広いPU，PD信号に対しては何ら影
響を与えない。このような機能を有するパルス消
去回路の構成については後に詳述する。PLLの
同期引込みが完了した時点（定常状態）で、
PLL内の誤差あるいは雑音により発生する細い
パルスであるPU又はPD信号に対しては、パルス
消去回路５０７，５０８の機能により、トランジ
スタＭ８又はＭ９のスイツチングを引おこすパル
スが消去されるため、ループフイルタ出力端子２
０６にあらわれる電圧変化ΔVCは、 ΔVC＝Ｉ／Ｃ・Δt …(3) (3)式で表わされるもののみとなる。
回路５０７，５０８はループフイルタの特性には
ほとんど影響を与えず、従来回路において説明し
た如く動作する。これは、パルス消去回路５０
７，５０８が、巾の細いパルス信号のみ消去する
ような機能を有しているためで、同期引込み時に
発生する巾の広いPU，PD信号に対しては何ら影
響を与えない。このような機能を有するパルス消
去回路の構成については後に詳述する。PLLの
同期引込みが完了した時点（定常状態）で、
PLL内の誤差あるいは雑音により発生する細い
パルスであるPU又はPD信号に対しては、パルス
消去回路５０７，５０８の機能により、トランジ
スタＭ８又はＭ９のスイツチングを引おこすパル
スが消去されるため、ループフイルタ出力端子２
０６にあらわれる電圧変化ΔVCは、 ΔVC＝Ｉ／Ｃ・Δt …(3) (3)式で表わされるもののみとなる。
このように、パルス消去回路の機能により
PLLの定常状態で発生するPLL内の誤差あるい
は雑音により発生するPU又はPD信号がループフ
イルタ出力に直接現われることがないので、後続
のVCM１０５の出力も安定な信号となる。第６
図はパルス消去回路５０７，５０８の１例を示す
回路図である。
PLLの定常状態で発生するPLL内の誤差あるい
は雑音により発生するPU又はPD信号がループフ
イルタ出力に直接現われることがないので、後続
のVCM１０５の出力も安定な信号となる。第６
図はパルス消去回路５０７，５０８の１例を示す
回路図である。
トランジスタＭ１０とＭ１１により構成された
CMOS形のインバータと、トランジスタＭ１２
とＭ１３により構成された同じくCMOS形のイ
ンバータとを縦続接続し、その接続点に積分用コ
ンデンサCdを挿入した形となつている。入力端
子６０１への入力パルスが負の場合には、トラン
ジスタＭ１０のコンダクタンスをトランジスタＭ
１１のコンダクタンスに比べて小さくなるように
選べば、コンデンサCdの容量値が小さくても、
パルス消去が行なえる。第７ａ図は入力端子６０
１に入力されるパルス波形図、第７ｂ図はコンデ
ンサCdの端子間電圧の変化を示した波形図であ
る。
CMOS形のインバータと、トランジスタＭ１２
とＭ１３により構成された同じくCMOS形のイ
ンバータとを縦続接続し、その接続点に積分用コ
ンデンサCdを挿入した形となつている。入力端
子６０１への入力パルスが負の場合には、トラン
ジスタＭ１０のコンダクタンスをトランジスタＭ
１１のコンダクタンスに比べて小さくなるように
選べば、コンデンサCdの容量値が小さくても、
パルス消去が行なえる。第７ａ図は入力端子６０
１に入力されるパルス波形図、第７ｂ図はコンデ
ンサCdの端子間電圧の変化を示した波形図であ
る。
第７ｂ図に示すようにトランジスタＭ１２，Ｍ
１３によるインバータの閾値VTを、Cdの端子間
電圧の最大値以上になるように設定しておけば、
誤差や雑音による細い巾のパルスに対してトラン
ジスタＭ１２，Ｍ１３によるインバータが動作す
ることはないが、巾の広い通常のPD又はPU信号
に対しては動作するので有効に不用なパルスをリ
ジエクトすることが出来る。
１３によるインバータの閾値VTを、Cdの端子間
電圧の最大値以上になるように設定しておけば、
誤差や雑音による細い巾のパルスに対してトラン
ジスタＭ１２，Ｍ１３によるインバータが動作す
ることはないが、巾の広い通常のPD又はPU信号
に対しては動作するので有効に不用なパルスをリ
ジエクトすることが出来る。
また、入力端子６０１への入力パルスが正のパ
ルスの場合には、トランジスタＭ１１のコンダク
タンスをトランジスタＭ１０のコンダクタンスに
比べて小さく選んでおけば、前述したのと同様の
効果がある。以上説明したように、本実施例にお
いては、PLLの定常状態においてPLLの誤差あ
るいは雑音により発生する細い巾をもつPU又は
PD信号に対してのみ動作するパルス消去回路を
ループフイルタ内に入れて、この信号を除去する
ようにしたので、PLL出力に対するジツタなど
の悪影響を除去することが出来る。
ルスの場合には、トランジスタＭ１１のコンダク
タンスをトランジスタＭ１０のコンダクタンスに
比べて小さく選んでおけば、前述したのと同様の
効果がある。以上説明したように、本実施例にお
いては、PLLの定常状態においてPLLの誤差あ
るいは雑音により発生する細い巾をもつPU又は
PD信号に対してのみ動作するパルス消去回路を
ループフイルタ内に入れて、この信号を除去する
ようにしたので、PLL出力に対するジツタなど
の悪影響を除去することが出来る。
前述の実施例においては、パルス消去回路を
PU信号がトランジスタＭ８に印加される経路と、
PD信号がトランジスタＭ９に印加される経路の
両方に挿入した場合について説明したが、いずれ
かの信号に誤差や、雑音による細い巾のパルスが
ほとんど存在しない場合には、その経路のパルス
消去回路を除去しても良い。またパルス消去回路
の構成は第６図に示した回路に限定されることな
く適宜同一機能を有する回路によつて実現出来る
ことはいうまでもない。
PU信号がトランジスタＭ８に印加される経路と、
PD信号がトランジスタＭ９に印加される経路の
両方に挿入した場合について説明したが、いずれ
かの信号に誤差や、雑音による細い巾のパルスが
ほとんど存在しない場合には、その経路のパルス
消去回路を除去しても良い。またパルス消去回路
の構成は第６図に示した回路に限定されることな
く適宜同一機能を有する回路によつて実現出来る
ことはいうまでもない。
本発明によればPLLの定常状態において不用
なパルスを除去するパルス消去回路を備ているた
め、安定なPLL出力を得ることが出来る。また、
パルス消去回路をCMOS回路で構成すれば、ル
ープフイルタ全体を集積化することが出来るので
便利である。
なパルスを除去するパルス消去回路を備ているた
め、安定なPLL出力を得ることが出来る。また、
パルス消去回路をCMOS回路で構成すれば、ル
ープフイルタ全体を集積化することが出来るので
便利である。
第１図はPLL回路の基本構成を示すブロツク
図、第２図は従来のＣ−MOS形ループフイルタ
の回路図、第３ａ図〜第３ｅ図は同期引込過程を
説明するためのループフイルタ各部の波形を示し
た波形図、第４ａ図〜第４ｆ図は誤差パルスによ
るループフイルタおよびVCMに現われる各種波
形を示した波形図、第５図は本発明の１実施例を
示す回路図、第６図は本発明において用いられる
パルス消去回路の１例を示す回路図、第７ａ図、
第７ｂ図はパルス消去回路内の波形図を示したも
のである。 ２０５……積分用コンデンサ、５０７，５０８
……パルス消去回路。
図、第２図は従来のＣ−MOS形ループフイルタ
の回路図、第３ａ図〜第３ｅ図は同期引込過程を
説明するためのループフイルタ各部の波形を示し
た波形図、第４ａ図〜第４ｆ図は誤差パルスによ
るループフイルタおよびVCMに現われる各種波
形を示した波形図、第５図は本発明の１実施例を
示す回路図、第６図は本発明において用いられる
パルス消去回路の１例を示す回路図、第７ａ図、
第７ｂ図はパルス消去回路内の波形図を示したも
のである。 ２０５……積分用コンデンサ、５０７，５０８
……パルス消去回路。
Claims (1)
- 【特許請求の範囲】 １ 積分用コンデンサと、前記コンデンサの１端
に接続されて前記コンデンサに電荷をチヤージす
るためのチヤージ用電流源と、前記コンデンサの
１端に接続されて前記コンデンサから電荷をデイ
スチヤージするためのデイスチヤージ用電流源
と、 前記コンデンサの他端に接続されて前記コンデ
ンサの端子電位を一定値だけ上昇させる上昇用電
圧源と、前記コンデンサの他端に接続されて前記
コンデンサの端子電位を一定値だけ下降させる下
降用電圧源と、周波数位相比較器とを具備し、 前記チヤージ用電流源およびデイスチヤージ用
電流源と前記上昇用電圧源および下降用電圧源と
を前記周波数位相比較器の出力信号によつて切換
えて出力を得るPLL用ループフイルタにおいて、 少なくとも前記周波数位相比較器と前記上昇用
電圧源との間又は前記周波数位相比較器と前記下
降用電圧源との間に、一定巾以下のパルス信号を
通過不能とするパルス消去回路を設けたことを特
徴とするPLL用ループフイルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57015469A JPS58134531A (ja) | 1982-02-04 | 1982-02-04 | Ｐｌｌ用ル−プフイルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57015469A JPS58134531A (ja) | 1982-02-04 | 1982-02-04 | Ｐｌｌ用ル−プフイルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58134531A JPS58134531A (ja) | 1983-08-10 |
| JPH0363249B2 true JPH0363249B2 (ja) | 1991-09-30 |
Family
ID=11889652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57015469A Granted JPS58134531A (ja) | 1982-02-04 | 1982-02-04 | Ｐｌｌ用ル−プフイルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58134531A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB8329511D0 (en) * | 1983-11-04 | 1983-12-07 | Inmos Ltd | Timing apparatus |
| JPS6257317A (ja) * | 1985-09-06 | 1987-03-13 | Hitachi Ltd | クロツク回路 |
| JP2524118B2 (ja) * | 1986-07-02 | 1996-08-14 | 富士通テン株式会社 | 電子同調チユ−ナ用制御回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52137958A (en) * | 1976-05-13 | 1977-11-17 | Japan Radio Co Ltd | Digital pll improving proximity spurious |
-
1982
- 1982-02-04 JP JP57015469A patent/JPS58134531A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58134531A (ja) | 1983-08-10 |
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