JPH0212688A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0212688A JPH0212688A JP63161646A JP16164688A JPH0212688A JP H0212688 A JPH0212688 A JP H0212688A JP 63161646 A JP63161646 A JP 63161646A JP 16164688 A JP16164688 A JP 16164688A JP H0212688 A JPH0212688 A JP H0212688A
- Authority
- JP
- Japan
- Prior art keywords
- sense amplifier
- word
- data transfer
- data
- memory cell
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体記憶装置に関するものであり、特に画
像表示用フレームメモリに利用して有効な技術に関する
ものである。
像表示用フレームメモリに利用して有効な技術に関する
ものである。
従来の技術
図形や文字等をＣＲＴの画面上に表示させる画像表示の
フレームメモリとしては、例えば、日経マグロウヒル社
１９８５年５月２０日付「日経エレクトロニクスＪ Ｐ
１９５〜Ｐ２１９に記載されているように、第６図に示
すデュアルポートＲＡＭが公知である。第６図において
、１はｍ行のワード線およびｎ列のビット線と、各ワー
ド線とビット線の交点に配置されたメモリセルからなる
メモリセルアレイであり、２はアドレス端子８からのア
ドレス信号によりメモリセルアレイ１の任意の１ワード
を選択するためのローデコーダである。
フレームメモリとしては、例えば、日経マグロウヒル社
１９８５年５月２０日付「日経エレクトロニクスＪ Ｐ
１９５〜Ｐ２１９に記載されているように、第６図に示
すデュアルポートＲＡＭが公知である。第６図において
、１はｍ行のワード線およびｎ列のビット線と、各ワー
ド線とビット線の交点に配置されたメモリセルからなる
メモリセルアレイであり、２はアドレス端子８からのア
ドレス信号によりメモリセルアレイ１の任意の１ワード
を選択するためのローデコーダである。
３はローデコーダ２により選択されたメモリーセルアレ
イ１内の任意のワードの記憶データを読みだすためのセ
ンスアンプであり、４はセンスアンプ３により読み出さ
れたデータから任意の列のデータをランダムデータ端子
９へ出力するとともに、ランダムデータ端子９からの入
力信号を任意の列ツメモリーセルへ書き込むための選・
択を行うカラムデコーダである。５はセンスアンプ３に
より読み出された任意の１ワードのデータを並列に取り
込みシリアルクロックによりシリアルデータ端子１０へ
順次連続に出力するためのシリアルレジスタである。７
は各ブロックの動作を制御するためのタイミング発生回
路であり、１１〜１４０制御信号ＲＡＳ、ＣＡＳ、ＷＢ
／ＷＥ、ＤＴｌｏＥにより各種制御信号を発生している
。６はセンスアンプ駆動回路であり、高速動作のために
メモリセルアレイ内の各端子の電位を一定状態にセット
するプリチャージ期間や、メモリセルアレイ１内のデー
タ破壊や誤読みだし、誤書き込みを防止するためにアド
レス信号の遷移によるローデコーダ２の出力信号の過渡
期にセンスアンプを非動作状態にし、その後動作状態と
するよう制御を行う。
イ１内の任意のワードの記憶データを読みだすためのセ
ンスアンプであり、４はセンスアンプ３により読み出さ
れたデータから任意の列のデータをランダムデータ端子
９へ出力するとともに、ランダムデータ端子９からの入
力信号を任意の列ツメモリーセルへ書き込むための選・
択を行うカラムデコーダである。５はセンスアンプ３に
より読み出された任意の１ワードのデータを並列に取り
込みシリアルクロックによりシリアルデータ端子１０へ
順次連続に出力するためのシリアルレジスタである。７
は各ブロックの動作を制御するためのタイミング発生回
路であり、１１〜１４０制御信号ＲＡＳ、ＣＡＳ、ＷＢ
／ＷＥ、ＤＴｌｏＥにより各種制御信号を発生している
。６はセンスアンプ駆動回路であり、高速動作のために
メモリセルアレイ内の各端子の電位を一定状態にセット
するプリチャージ期間や、メモリセルアレイ１内のデー
タ破壊や誤読みだし、誤書き込みを防止するためにアド
レス信号の遷移によるローデコーダ２の出力信号の過渡
期にセンスアンプを非動作状態にし、その後動作状態と
するよう制御を行う。
このように、゛従来のデュアルポートＲＡＭは、ランダ
ムデータ端子からのデータの読みだし、書き込みを行う
機能と、メモリセルアレイの１ワ一ド分のデータを１度
にシリアルレジスタに転送し、シリアルレジスタから連
続的に読み出す機能を有することにより、ＣＲ１表示の
ためのメモリアクセス回数を減らし、図形データ書き込
みに使用できる時間を大幅に増加させている。
ムデータ端子からのデータの読みだし、書き込みを行う
機能と、メモリセルアレイの１ワ一ド分のデータを１度
にシリアルレジスタに転送し、シリアルレジスタから連
続的に読み出す機能を有することにより、ＣＲ１表示の
ためのメモリアクセス回数を減らし、図形データ書き込
みに使用できる時間を大幅に増加させている。
第７図にランダムデータ端子９からのデータ読み出し動
作のタイミング図を示す。ＲＡＳ信号（ｔ）およびＣＡ
Ｓ信号（Ｕ）の立ち下がりでアドレス信号（Ｖ）に、行
アドレス、列アドレスを印加する。行アドレスにより任
意のワード線（Ｗ）が立ち上がり、安定した後にセンス
アンプ駆動回路８の出力（Ｘ）によりセンスアンプ３を
動作状態にする。その後に出力イネーブル信号ＤＴ１０
Ｅ （Ｙ）によりデータ線（２）にデータを出力する。
作のタイミング図を示す。ＲＡＳ信号（ｔ）およびＣＡ
Ｓ信号（Ｕ）の立ち下がりでアドレス信号（Ｖ）に、行
アドレス、列アドレスを印加する。行アドレスにより任
意のワード線（Ｗ）が立ち上がり、安定した後にセンス
アンプ駆動回路８の出力（Ｘ）によりセンスアンプ３を
動作状態にする。その後に出力イネーブル信号ＤＴ１０
Ｅ （Ｙ）によりデータ線（２）にデータを出力する。
発明が解決しようとする課題
図形や文字をＣＲＴに表示するグラフィックスの応用に
おいては、図形や文字を上下方向に移動するスクロール
動作が用いられる。特にＣＲＴを文字表示として用いる
場合には、画面を１文字ずつ上下方向に移動する動作が
頻繁に発生する。このようなスクロール動作を実現する
ためには、フレームメモリに対してスクロール動作を行
う度に画面全体を書き換える事が必要となってくる。ラ
ンダムデータ端子を用いての書き換えにおいては、すべ
てのメモリーセルに対してアクセスを行い、データを読
み出した後、移動先のアドレスへの書き込みが必要とな
る。シリアルデータ端子を用いての書換えにおいてはワ
ード単位での読み出し、書き込みを行えるが、シリアル
レジスタの転送動作が必要となり、いずれの場合におい
ても画面の書換えには多くの時間を必要としていた。
おいては、図形や文字を上下方向に移動するスクロール
動作が用いられる。特にＣＲＴを文字表示として用いる
場合には、画面を１文字ずつ上下方向に移動する動作が
頻繁に発生する。このようなスクロール動作を実現する
ためには、フレームメモリに対してスクロール動作を行
う度に画面全体を書き換える事が必要となってくる。ラ
ンダムデータ端子を用いての書き換えにおいては、すべ
てのメモリーセルに対してアクセスを行い、データを読
み出した後、移動先のアドレスへの書き込みが必要とな
る。シリアルデータ端子を用いての書換えにおいてはワ
ード単位での読み出し、書き込みを行えるが、シリアル
レジスタの転送動作が必要となり、いずれの場合におい
ても画面の書換えには多くの時間を必要としていた。
本発明は上記問題点に鑑みてなされたもので、高速のス
クロールが可能な画像表示用メモリを提供するものであ
る。
クロールが可能な画像表示用メモリを提供するものであ
る。
課題を解決するための手段
本発明は前記課題を解決するため、ワード間データ転送
モードを設定するための制・御、信号入力端子上、この
制御信号によりセンスアンプ駆動回路によりセンスアン
プを動作状態に保持する手段と、メモリセルアレイ内の
ビット線とセンスアンプとの間にスイッチを設けた構成
とするものである。
モードを設定するための制・御、信号入力端子上、この
制御信号によりセンスアンプ駆動回路によりセンスアン
プを動作状態に保持する手段と、メモリセルアレイ内の
ビット線とセンスアンプとの間にスイッチを設けた構成
とするものである。
作用
本発明は、前記した構成とすることにより、メモリセル
アレイ内の任意のワード間でのデータ転送が可能となり
、表示画面のスクロールや、画面のクリア、セットを高
速に実行できる。
アレイ内の任意のワード間でのデータ転送が可能となり
、表示画面のスクロールや、画面のクリア、セットを高
速に実行できる。
実施例
第１図に本発明の一実施例を示す。第１図において、第
６図に示す従来例と同一構成要素のものは同一番号を付
している。
６図に示す従来例と同一構成要素のものは同一番号を付
している。
１はｍ行のワード線およびｎ列のビット線と、各ワード
線とビット線の交点に配置されたメモリセルからなるメ
モリセルアレイであり、２はアドレス端子８からのアド
レス信号によりメモリセルアレイ１の任意の１ワードを
選択するためのローデコーダである。３はローデコーダ
２により選択されたメモリーセルアレイ１内の任意のワ
ードの記憶データを読みだすためのセンスアンプであり
、スイッチ１５を介してメモリセルアレイ１のビット線
と接続されている。４はセンスアンプ３により読み出さ
れたデータから任意の列のデータをランダムデータ端子
９へ出力するとともに、ランダムデータ端子９からの入
力信号を任意の列のメモリーセルへ書き込むための選択
を行うカラムデコーダである。５はセンスアンプ３によ
り読み出された任意の１ワードのデータを並列に取り込
みシリアルクロックによりシリアルデータ端子１０へ順
次連続に読みだすためのシリアルレジスタである。７は
各ブロックの動作を制御するためのタイミング発生回路
であり、１１〜１４の制御部信号ＲＡＳ、 ＣＡＳ、
ＷＢ／ＷＥ、 ＤＴｌｏＥと、１６に示す新たに
設定した、ワード間データ転送モードを制御する制御信
号ＣＣにより各種制御信号を発生している。６はセンス
アンプ駆動回路であり、通常動作モードにおいては、高
速動作のためにメモリセルアレイ内の各端子の電位を一
定状態にセットするプリチャージ期間や、メモリセルア
レイ１内のデータ破壊や誤読みだし、誤書き込みを防止
するためにてドレス信号の遷移によるローデコーダ２の
出力信号の過渡期にセンスアンプを非動作状態にし、そ
の後動作状態とするよう制御を行い、ワード間データ転
送モードにおいては、アドレス信号が変化する状態にお
いても、センスアンプ３を動作状態に保持する。１Ｂは
ワード間データ転送モードを設定するための制５御信号
ＣＣの入力端子であり、この制御信号ＣＣにより、スイ
ッチ１５、センスアンプ駆動回路およびタイミング発生
回路７を制御している。
線とビット線の交点に配置されたメモリセルからなるメ
モリセルアレイであり、２はアドレス端子８からのアド
レス信号によりメモリセルアレイ１の任意の１ワードを
選択するためのローデコーダである。３はローデコーダ
２により選択されたメモリーセルアレイ１内の任意のワ
ードの記憶データを読みだすためのセンスアンプであり
、スイッチ１５を介してメモリセルアレイ１のビット線
と接続されている。４はセンスアンプ３により読み出さ
れたデータから任意の列のデータをランダムデータ端子
９へ出力するとともに、ランダムデータ端子９からの入
力信号を任意の列のメモリーセルへ書き込むための選択
を行うカラムデコーダである。５はセンスアンプ３によ
り読み出された任意の１ワードのデータを並列に取り込
みシリアルクロックによりシリアルデータ端子１０へ順
次連続に読みだすためのシリアルレジスタである。７は
各ブロックの動作を制御するためのタイミング発生回路
であり、１１〜１４の制御部信号ＲＡＳ、 ＣＡＳ、
ＷＢ／ＷＥ、 ＤＴｌｏＥと、１６に示す新たに
設定した、ワード間データ転送モードを制御する制御信
号ＣＣにより各種制御信号を発生している。６はセンス
アンプ駆動回路であり、通常動作モードにおいては、高
速動作のためにメモリセルアレイ内の各端子の電位を一
定状態にセットするプリチャージ期間や、メモリセルア
レイ１内のデータ破壊や誤読みだし、誤書き込みを防止
するためにてドレス信号の遷移によるローデコーダ２の
出力信号の過渡期にセンスアンプを非動作状態にし、そ
の後動作状態とするよう制御を行い、ワード間データ転
送モードにおいては、アドレス信号が変化する状態にお
いても、センスアンプ３を動作状態に保持する。１Ｂは
ワード間データ転送モードを設定するための制５御信号
ＣＣの入力端子であり、この制御信号ＣＣにより、スイ
ッチ１５、センスアンプ駆動回路およびタイミング発生
回路７を制御している。
第２図はメモリセルアレイ１、スイッチ１５、センスア
ンプ３およびセンスアンプ駆動回路６の接続関係を示す
図である。メモリセルアレイ１内にはワード線２０，２
１とビット線２３〜２６の交点にメモリセル２７〜３０
が配置されており、ビット線２３〜２６はトランスファ
ーゲート３１〜３４で構成されるスイッチ１５を介して
、各列のセンスアンプ３５．３ｆ３に接続される。この
センスアンプ３５．３Ｂはセンスアンプ駆動回路６の出
力により動作、非動作状態が制御される。
ンプ３およびセンスアンプ駆動回路６の接続関係を示す
図である。メモリセルアレイ１内にはワード線２０，２
１とビット線２３〜２６の交点にメモリセル２７〜３０
が配置されており、ビット線２３〜２６はトランスファ
ーゲート３１〜３４で構成されるスイッチ１５を介して
、各列のセンスアンプ３５．３ｆ３に接続される。この
センスアンプ３５．３Ｂはセンスアンプ駆動回路６の出
力により動作、非動作状態が制御される。
センスアンプは第３図に示すように、ｐチャネルトラン
ジスタ４４．４５およびｎチャネルトランジスタ４Ｂ、
４７で構成される入出力が交差接続されたラッチ回路が
、ビット線４０．４１およびセンスアンプ駆動回路から
の駆動信号４２．４３に接続された構成となっており、
ビット線４０．４１を介して読み出した信号を増幅して
保持する機能を存している。
ジスタ４４．４５およびｎチャネルトランジスタ４Ｂ、
４７で構成される入出力が交差接続されたラッチ回路が
、ビット線４０．４１およびセンスアンプ駆動回路から
の駆動信号４２．４３に接続された構成となっており、
ビット線４０．４１を介して読み出した信号を増幅して
保持する機能を存している。
第１図に示す構成でワード間データ転送を実行する場合
のタイミングチャートを第４図に示す。
のタイミングチャートを第４図に示す。
ワード間データ転送モード制御信号ＣＣ（ａ）を“Ｌｏ
ｗ”にすることによりメモリ内部動作がワード間データ
転送モードとなり、ＲＡＳ信号（ｂ）の立ち下がりでア
ドレス信号（Ｃ）上のＡ１を取り込む。このアドレスＡ
１により指定されたワード線（ｄ）が選択状態に遷移し
、ワード線が確定し、センスアンプが動作状態となった
時点でアドレスＡ１で選択されたワードのデータがセン
スアンプで読み出され保持される。ＲＡＳ信号（ａ）の
“Ｈｉｇｈ”の期間であるプリチャージ期間や、次のＲ
ＡＳ信号（ｂ）の立ち下がりでアドレスＡ２を取り込み
、指定されたワード線が選択状態へと移行する遷移期間
は誤動作を防止するためにスイッチ（ｅ）をＯＦＦ”と
し、センスアンプをビット線から切り放す。アドレスＡ
２で１旨定されたワード線が選択状態となった時点でス
イッチ（ｅ）を“’ＯＮ’することによりセンスアンプ
に保持されていたデータがアドレスＡ２で指定されるワ
ードに書き込まれる。つまり、アドレスＡ１で指定され
るワードのデータがアドレスＡ２で指定されるワードに
転送されたことになる。
ｗ”にすることによりメモリ内部動作がワード間データ
転送モードとなり、ＲＡＳ信号（ｂ）の立ち下がりでア
ドレス信号（Ｃ）上のＡ１を取り込む。このアドレスＡ
１により指定されたワード線（ｄ）が選択状態に遷移し
、ワード線が確定し、センスアンプが動作状態となった
時点でアドレスＡ１で選択されたワードのデータがセン
スアンプで読み出され保持される。ＲＡＳ信号（ａ）の
“Ｈｉｇｈ”の期間であるプリチャージ期間や、次のＲ
ＡＳ信号（ｂ）の立ち下がりでアドレスＡ２を取り込み
、指定されたワード線が選択状態へと移行する遷移期間
は誤動作を防止するためにスイッチ（ｅ）をＯＦＦ”と
し、センスアンプをビット線から切り放す。アドレスＡ
２で１旨定されたワード線が選択状態となった時点でス
イッチ（ｅ）を“’ＯＮ’することによりセンスアンプ
に保持されていたデータがアドレスＡ２で指定されるワ
ードに書き込まれる。つまり、アドレスＡ１で指定され
るワードのデータがアドレスＡ２で指定されるワードに
転送されたことになる。
このように、ワード間データ転送モード制御信号ＣＣに
より、任意のワード間のデータ転送が実現できる。第６
図は、ワード間データ転送モード制御信号ＣＣの与え方
によるワード間データ転送の動作を説明するものであり
、ＲＡＳ信号（ｉ）。
より、任意のワード間のデータ転送が実現できる。第６
図は、ワード間データ転送モード制御信号ＣＣの与え方
によるワード間データ転送の動作を説明するものであり
、ＲＡＳ信号（ｉ）。
アドレス信号（ｊ）に対して、ワード間データ転送モー
ド制御信号をＣＣＩ（ｇ）で示す信号として与えた場合
Ｃは、前述の説明からも明らかなように、アドレスＡ３
．Ａ５で指定されるワードのデータがアドレスＡ４．Ａ
６で指定されるワードに転送される。 ワード間デー
タ転送モード制御信号をＣＣ２（ｈ）で示す信号として
与えた場合には、アドレスＡ３で指定されるワードのデ
ータがアドレスＡ４．Ａ５．ＡＳで指定されるワードに
転送される。
ド制御信号をＣＣＩ（ｇ）で示す信号として与えた場合
Ｃは、前述の説明からも明らかなように、アドレスＡ３
．Ａ５で指定されるワードのデータがアドレスＡ４．Ａ
６で指定されるワードに転送される。 ワード間デー
タ転送モード制御信号をＣＣ２（ｈ）で示す信号として
与えた場合には、アドレスＡ３で指定されるワードのデ
ータがアドレスＡ４．Ａ５．ＡＳで指定されるワードに
転送される。
発明の詳細
な説明したように、本発明の半導体記憶装置によれば、
任意のワード間でのデータ転送が可能となり、画像表示
用メモリとして用いる場合に、画面のスクロールを高速
に実現できる。また、１つのワードに任意のデータを書
き込めば、このデータを他のすべてのワードに転送でき
るので、従来シリアルデータ端子よりデータを与えて実
行していた画面のクリ乙 セットが高速に実現できると
ともにシリアル入力回路が不用となり、本発明を実現す
るために増加した回路はスイッチと簡単な制御回路だけ
であるので、安価な半導体記憶装置を実現でき、きわめ
て有用である。
任意のワード間でのデータ転送が可能となり、画像表示
用メモリとして用いる場合に、画面のスクロールを高速
に実現できる。また、１つのワードに任意のデータを書
き込めば、このデータを他のすべてのワードに転送でき
るので、従来シリアルデータ端子よりデータを与えて実
行していた画面のクリ乙 セットが高速に実現できると
ともにシリアル入力回路が不用となり、本発明を実現す
るために増加した回路はスイッチと簡単な制御回路だけ
であるので、安価な半導体記憶装置を実現でき、きわめ
て有用である。
第１図は本発明による半導体記憶装置の一実施例を示す
ブロック図、第２図は同装置の詳細説明図、第３図はセ
ンスアンプの回路図、第４図はワード間データ転送モー
ドのタイミング説明図、第５図はワード間データ転送モ
ードでのワード間のデータ転送説明図、第６図は従来の
半導体記憶装置のブロック図、第７図は同装置のタイミ
ング説明図である。 １拳・壷メモリセルアレイ、２◆拳・ローデコーダ、３
・・Ｏセンスアンプ、４・ｍ−カラムデコーダ、５φ・
・シリアルレジスタ、６・・拳センスアンプ駆動回路、
７・番・タイミング発生回路、 １５囃＠Φスイツチ。 代理人の氏名 弁理士 中尾敏男 ほか１名城 第 図 ｑり
ブロック図、第２図は同装置の詳細説明図、第３図はセ
ンスアンプの回路図、第４図はワード間データ転送モー
ドのタイミング説明図、第５図はワード間データ転送モ
ードでのワード間のデータ転送説明図、第６図は従来の
半導体記憶装置のブロック図、第７図は同装置のタイミ
ング説明図である。 １拳・壷メモリセルアレイ、２◆拳・ローデコーダ、３
・・Ｏセンスアンプ、４・ｍ−カラムデコーダ、５φ・
・シリアルレジスタ、６・・拳センスアンプ駆動回路、
７・番・タイミング発生回路、 １５囃＠Φスイツチ。 代理人の氏名 弁理士 中尾敏男 ほか１名城 第 図 ｑり
Claims (1)
- メモリセルアレイ内のビット線とセンスアンプとの間に
接続されたスイッチと、ワード間データ転送モードを設
定するワード間データ転送制御信号によりアドレス信号
の変化時にセンスアンプを動作状態に保持するとともに
前記スイッチを遮断状態にする制御手段を設けたことを
特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63161646A JPH0212688A (ja) | 1988-06-29 | 1988-06-29 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63161646A JPH0212688A (ja) | 1988-06-29 | 1988-06-29 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0212688A true JPH0212688A (ja) | 1990-01-17 |
Family
ID=15739141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63161646A Pending JPH0212688A (ja) | 1988-06-29 | 1988-06-29 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0212688A (ja) |
-
1988
- 1988-06-29 JP JP63161646A patent/JPH0212688A/ja active Pending
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