JPH0212737Y2 - - Google Patents
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- Publication number
- JPH0212737Y2 JPH0212737Y2 JP1983169848U JP16984883U JPH0212737Y2 JP H0212737 Y2 JPH0212737 Y2 JP H0212737Y2 JP 1983169848 U JP1983169848 U JP 1983169848U JP 16984883 U JP16984883 U JP 16984883U JP H0212737 Y2 JPH0212737 Y2 JP H0212737Y2
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- JP
- Japan
- Prior art keywords
- logic gate
- circuit
- gate circuit
- muting
- turned
- Prior art date
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- Expired
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- Amplifiers (AREA)
- Noise Elimination (AREA)
Description
【考案の詳細な説明】
(産業上の利用分野)
本考案は、カセツトデツキのミユーテイング駆
動回路に係り、特に論理ゲート回路の出力を利用
したものに関する。[Detailed Description of the Invention] (Industrial Application Field) The present invention relates to a muting drive circuit for a cassette deck, and particularly to one that utilizes the output of a logic gate circuit.
(従来技術)
従来では、電源スイツチ投入と同時にミユーテ
イング半導体素子をONとして出力信号を短絡
し、ミユーテイングをかけ所定時間経過した後、
ミユテイング半導体素子をOFFとし、ミユーテ
イングを解除している。そして電源スイツチ遮断
時には、ミユーテイング半導体素子を直ちにON
とし、ミユーテイングを働かせ、クリツクノイズ
を除去していた。(Prior art) Conventionally, when the power switch is turned on, the muting semiconductor element is turned on to short-circuit the output signal, and after a predetermined period of time has elapsed after mutating,
Muting is canceled by turning off the muting semiconductor element. When the power switch is turned off, the muting semiconductor element is immediately turned on.
The system uses muting to eliminate click noise.
然るに、上記従来のミユーテイング駆動回路で
は、電源スイツチ投入時、直ちにミユーテイング
半導体素子が完全にONになるまで、若干の時間
を要し、電源スイツチ投入時のクリツクノイズを
出力する可能性がある。また他の回路と兼用する
部分がなく、ミユーテイング回路を単独に構成す
るため、部品点数が多く、回路も複雑になる欠点
をもつていた。 However, in the above-mentioned conventional muting drive circuit, it takes some time for the muting semiconductor element to be completely turned on immediately after the power switch is turned on, and there is a possibility of outputting click noise when the power switch is turned on. In addition, since there are no parts that are shared with other circuits and the muting circuit is configured independently, it has the disadvantage that the number of parts is large and the circuit is complicated.
(考案の目的)
本考案の目的は上記した従来のものの欠点を解
消し、電源スイツチの投入及び遮断時のクリツク
ノイズを完全に除去させるとともに、本回路を他
の回路と兼用し回路構成を簡単にするとともに、
消費電力の少ないC−MOS論理ゲート回路を用
いたミユーテイング駆動回路を提供することにあ
る。(Purpose of the invention) The purpose of the invention is to eliminate the above-mentioned drawbacks of the conventional circuit, completely eliminate click noise when turning on and off the power switch, and simplify the circuit configuration by using this circuit in common with other circuits. In addition to
An object of the present invention is to provide a muting drive circuit using a C-MOS logic gate circuit with low power consumption.
(考案の構成) 本考案の構成を第1図を用いて説明する。(Structure of the idea) The configuration of the present invention will be explained using FIG. 1.
バツテリー1の電源から直接バツクアツプされ
るマイコン6及びC−MOSゲートIC5の電源をC
−MOS論理ゲート回路7の入力端子aに供給し、
バツテリー1からイグニツシヨンSW2及び
POWER SW3を介して導びかれた電源をC−
MOS論理ゲート回路7の入力端子bに接続し、
C−MOS論理ゲート回路7の出力をC−MOS論
理ゲート回路8によつて反転させ、その出力をマ
イコンの駆動端子CE(チツプイネイブル)または
INH(インヒビツト)に接続する。CE(INH)に
接続された信号路からさらに抵抗9とコンデンサ
10の時定数回路を介し、C−MOS論理ゲート
回路15の入力端子aへ接続し、イグニツシヨン
SW2からPOWER SW3へ導かれた信号路から
さらに抵抗13とコンデンサ14の時定数回路を
介し、C−MOS論理ゲート回路15の入力端子
bへ接続する。C−MOS論理ゲート回路15の
入力端子a及びbはそれぞれダイオード11及び
12のアノード側と接続し、双方のカソード側
は、POWER SW3の出力線路と接続し、抵抗1
6を介し、アースされる。C−MOS論理ゲート
回路15の出力はミユーテイング駆動回路の出力
となる。 C
-supplied to the input terminal a of the MOS logic gate circuit 7;
From battery 1 to ignition SW2 and
Connect the power source led through POWER SW3 to C-
Connected to the input terminal b of the MOS logic gate circuit 7,
The output of the C-MOS logic gate circuit 7 is inverted by the C-MOS logic gate circuit 8, and the output is connected to the drive terminal CE (chip enable) of the microcomputer or
Connect to INH (inhibit). The signal path connected to CE (INH) is further connected to the input terminal a of the C-MOS logic gate circuit 15 via a time constant circuit of a resistor 9 and a capacitor 10, and the ignition signal is connected to the input terminal a of the C-MOS logic gate circuit 15.
The signal path led from SW2 to POWER SW3 is further connected to an input terminal b of a C-MOS logic gate circuit 15 via a time constant circuit of a resistor 13 and a capacitor 14. The input terminals a and b of the C-MOS logic gate circuit 15 are connected to the anode sides of the diodes 11 and 12, respectively, and the cathodes of both are connected to the output line of the POWER SW 3, and the resistor 1
It is grounded via 6. The output of the C-MOS logic gate circuit 15 becomes the output of the muting drive circuit.
(考案の動作)
本考案の回路を第1図に示し、回路図中の各点
A〜Fの電位のタイムチヤートを第2図a及びb
に示し、説明する。(Operation of the invention) The circuit of the invention is shown in Fig. 1, and the time chart of the potential at each point A to F in the circuit diagram is shown in Fig. 2 a and b.
This is shown and explained below.
C−MOS論理ゲート回路15はシステムの
OFF時に常に、ミユーテイング出力を発生し
(F点)、イグニツシヨンSW2をONすると(A
点)、抵抗13とコンデンサ14の時定数回路に
よりC−MOS論理ゲート回路15の入力端子b
は除々にHとなり、カセツトテープを挿入するこ
とにより、POWER SW3もONし、C−MOS
論理ゲート回路7の入力端子bをHにする(B
点)。C−MOS論理ゲート回路7の入力端子aは
常時バツクアツプされているため入力端子bが印
加されると同時に駆動し、C−MOS論理ゲート
回路7の出力をHからLへ反転する。反転した出
力はさらにC−MOS論理ゲート回路8により反
転し、Hとなる(C点)。C点がHになることに
より、マイコンの制御端子CE(INH)はONし、
マイコンは駆動する。以上の回路はマイコン駆動
回路として働くことになる。さらにマイコンの
CE(INH)端子へ導かれた出力信号は、抵抗9と
コンデンサ10の時定数回路により、除々にHに
なり(D点)、C−MOS論理ゲート回路15の入
力端子aに加えられる。C−MOS論理ゲート回
路の入力端子bは、イグニツシヨンSW2のON
によりすでにHになつているため(E点)、C−
MOS論理ゲート回路15は抵抗9とコンデンサ
10の時定数回路により、POWER SW3の投入
時より遅延されて、ミユート出力信号をHからL
へ反転し(F点)、ミユーテイングを解除する。 The C-MOS logic gate circuit 15 is a system
Muting output is always generated when OFF (point F), and when ignition SW2 is turned ON (A
point), the input terminal b of the C-MOS logic gate circuit 15 by the time constant circuit of the resistor 13 and the capacitor 14.
gradually becomes H, and by inserting a cassette tape, POWER SW3 is also turned on, and C-MOS
Set the input terminal b of the logic gate circuit 7 to H (B
point). Since the input terminal a of the C-MOS logic gate circuit 7 is always backed up, it is driven at the same time as the input terminal b is applied, and the output of the C-MOS logic gate circuit 7 is inverted from H to L. The inverted output is further inverted by the C-MOS logic gate circuit 8 and becomes H (point C). When point C becomes H, the control terminal CE (INH) of the microcomputer turns ON, and
The microcomputer is driven. The above circuit will work as a microcomputer drive circuit. Furthermore, the microcontroller
The output signal led to the CE (INH) terminal gradually becomes H (point D) by the time constant circuit of the resistor 9 and the capacitor 10, and is applied to the input terminal a of the C-MOS logic gate circuit 15. Input terminal b of the C-MOS logic gate circuit is turned on when ignition SW2 is turned on.
Since it has already become H (point E), C-
The MOS logic gate circuit 15 is delayed by the time constant circuit of the resistor 9 and the capacitor 10 from when the POWER SW 3 is turned on, and changes the mute output signal from H to L.
(point F) and cancel mutating.
次にPOWER SW3又はイグニツシヨンSW2
をOFFすると、論理ゲート回路15の入力端子
a(D点)及びb(E点)は、ダイオード11,1
2を通して急速に放電し、C−MOS論理ゲート
回路15の入力端子a及びbは直ちにLになり出
力はHに反転し(F点)、ミユーテイングが駆か
る。 Next, POWER SW3 or ignition SW2
When the input terminals a (point D) and b (point E) of the logic gate circuit 15 are turned off, the diodes 11 and 1
2, the input terminals a and b of the C-MOS logic gate circuit 15 immediately become L, the output is inverted to H (point F), and muting occurs.
第2図のbはPOWER SW3をON状態のまま
イグニツシヨンSW2をON及びOFFしたときの
第1図中の各A〜F点の電位のタイムチヤートを
示すもので、特にD点〜F点のタイムチヤートか
らも明らかなように、論理ゲート回路7,8及
び、論理ゲート回路15にそれぞれ時定数回路を
設けたことにより、POWER SW3がONの状態
でイグニツシヨンSW2をON,OFFしても全く
クリツクノイズが発生することが無く、また、2
つの時定数回路の遅延時間を揃えておくことによ
り、イグニツシヨンSW2がONの状態で
POWER SW2をON,OFFした場合とミユーテ
イングの解除までの時間を同じにすることができ
るものである。 Figure 2b shows a time chart of the potential at each point A to F in Figure 1 when the ignition SW2 is turned ON and OFF while the POWER SW3 is in the ON state, and in particular, the time chart for the points D to F. As is clear from the chart, by providing time constant circuits in each of the logic gate circuits 7, 8 and 15, there is no click noise even when the ignition switch 2 is turned on and off while the power switch 3 is on. does not occur, and 2
By aligning the delay times of the two time constant circuits, the
This makes it possible to make the time required to cancel muting the same as when turning POWER SW2 ON and OFF.
従来の技術では電源スイツチONと同時にミユ
ーテイングをかけるため、ミユーテイングトラン
ジスタのON状態になるまで若干の時間がかか
り、この時間差により、電源スイツチ投入時のク
リツクノイズを出力する可能性があつた。 In the conventional technology, since muting is applied at the same time as the power switch is turned on, it takes some time for the muting transistor to turn on, and this time difference may cause a clicking noise to be output when the power switch is turned on.
本考案では、システムのOFF状態からミユー
テイングをかけているため、電源スイツチON時
のクリツクノイズを完全に除去することができ
る。そして、ミユーテイングトランジスタの立ち
上りの不安定さにも左右されることがなくなる。
パワーOFF時のクリツクノイズも安定化電源出
力が急激に下がらなくすることにより、クリツク
ノイズを除去することができる。 In this invention, since muting is applied from the OFF state of the system, it is possible to completely eliminate the clicking noise when the power switch is turned ON. Furthermore, it is no longer affected by the instability of the rising edge of the muting transistor.
Click noise when the power is turned off can also be eliminated by preventing the stabilized power supply output from dropping suddenly.
また、マイコン駆動回路と回路構成を兼用して
いるため、部品点数が少なく、バツクアツプ電流
を必要とする素子と、システムOFF時に常時ミ
ユーテイング信号を出力する素子にC−MOS論
理ゲート回路を用いたため消費電流がきわめて少
なくてすむ利点をもつ。 In addition, since the circuit configuration is shared with the microcomputer drive circuit, the number of components is small, and C-MOS logic gate circuits are used for elements that require backup current and elements that constantly output muting signals when the system is OFF, resulting in low consumption. It has the advantage of requiring very little current.
さらに、本考案においては、カセツトが挿入さ
れPOWER SW3がON状態でイグニツシヨン
SW2をON,OFFしても全くクリツクノイズが
発生することが無く、自動車用ステレオのミユー
テイング駆動回路として最適である。 Furthermore, in this invention, when the cassette is inserted and POWER SW3 is in the ON state, the ignition is turned on.
No clicking noise occurs even when SW2 is turned on and off, making it ideal as a muting drive circuit for automobile stereos.
第1図は本考案の一実施例を示す回路図であ
り、第2図は第1図中の点A〜Fの電位のタイム
チヤートを表わし、第2図aは、最初にイグニツ
シヨンSWをONし、次にPOWER SWをONにし
た状態を示し、第2図bは、POWER SWをON
した後、イグニツシヨンSWをONにした状態、
または、同時にONした状態を示した図である。
2……イグニツシヨンSW、3……POWER
SW、7,8……マイコン駆動用C−MOS論理ゲ
ート回路、9……時定数回路用抵抗器、10……
時定数回路用コンデンサ、11,12……放電用
ダイオード、15……ミユーテイング信号発生用
C−MOS論理ゲート回路。
FIG. 1 is a circuit diagram showing an embodiment of the present invention, and FIG. 2 shows a time chart of the potentials at points A to F in FIG. Then, the POWER SW is turned on. Figure 2b shows the state where the POWER SW is turned on.
After that, turn on the ignition switch,
Alternatively, it is a diagram showing a state in which they are turned on at the same time. 2...Ignition SW, 3...POWER
SW, 7, 8...C-MOS logic gate circuit for microcomputer drive, 9...Resistor for time constant circuit, 10...
Capacitor for time constant circuit, 11, 12...Discharging diode, 15...C-MOS logic gate circuit for generating muting signal.
Claims (1)
れ、ミユーテイング信号を発生する第1の論理ゲ
ート回路と、前記イグニツシヨンスイツチの後段
に接続され、カセツト挿入時にON状態となる電
源スイツチと、該電源スイツチに接続され第1の
論理ゲート回路を駆動する第2の論理ゲート回路
を備えたミユーテイング駆動回路であつて、前記
電源スイツチOFF時に常にミユーテイング出力
を発生する第1の論理ゲート回路と、第2のゲー
ト回路の入力信号路とイグニツシヨンスイツチの
間でかつ電源スイツチと並列に接続された第1の
時定数回路と、第2の論理ゲート回路の出力信号
路と前記第1の論理ゲート回路の入力信号路との
間に設けられた第2の時定数回路とを設けたこと
を特徴とするミユーテイング駆動回路。 a first logic gate circuit connected to a power supply via an ignition switch and generating a muting signal; a power switch connected after the ignition switch and turned on when a cassette is inserted; A muting drive circuit comprising a second logic gate circuit connected to the circuit and driving the first logic gate circuit, the first logic gate circuit always generating a muting output when the power switch is OFF, and the second logic gate circuit. a first time constant circuit connected between the input signal path of the gate circuit and the ignition switch and in parallel with the power switch; an output signal path of the second logic gate circuit; A muting drive circuit comprising: a second time constant circuit provided between the input signal path and the input signal path.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16984883U JPS6077116U (en) | 1983-11-01 | 1983-11-01 | Muting drive circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16984883U JPS6077116U (en) | 1983-11-01 | 1983-11-01 | Muting drive circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6077116U JPS6077116U (en) | 1985-05-29 |
| JPH0212737Y2 true JPH0212737Y2 (en) | 1990-04-10 |
Family
ID=30370954
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16984883U Granted JPS6077116U (en) | 1983-11-01 | 1983-11-01 | Muting drive circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6077116U (en) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57204711U (en) * | 1981-06-19 | 1982-12-27 |
-
1983
- 1983-11-01 JP JP16984883U patent/JPS6077116U/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6077116U (en) | 1985-05-29 |
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