JPH0212877A - エッジレス電界効果トランジスタ及びその製造方法 - Google Patents
エッジレス電界効果トランジスタ及びその製造方法Info
- Publication number
- JPH0212877A JPH0212877A JP1092001A JP9200189A JPH0212877A JP H0212877 A JPH0212877 A JP H0212877A JP 1092001 A JP1092001 A JP 1092001A JP 9200189 A JP9200189 A JP 9200189A JP H0212877 A JPH0212877 A JP H0212877A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- conductivity type
- region
- silicon
- field effect
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/201—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates the substrates comprising an insulating layer on a semiconductor body, e.g. SOI
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の分野］
本発明はエツジレス（ｅｄｇｅｌｅｓｓ） 電界効果ト
ランジスタ及びその製造方法に関し、特に５ＯＩ（ｓｉ
ｌｉｃｏｎ−ｏｎ−１ｎｓｕｌａｔｏｒ）集積回路用の
ゲートが閉じた形状のエツジレス電界効果トランジスタ
及びその製造方法に関する。
ランジスタ及びその製造方法に関し、特に５ＯＩ（ｓｉ
ｌｉｃｏｎ−ｏｎ−１ｎｓｕｌａｔｏｒ）集積回路用の
ゲートが閉じた形状のエツジレス電界効果トランジスタ
及びその製造方法に関する。
［発明の背景］
Ｓｏｌ集積回路は、例えばサファイアのような絶縁材料
から成る基板を備えており、この基板の表面上には単結
晶シリコンから成る複数のアイランドが設けられている
。このアイランド中に形成される主要素子は絶縁ゲート
型電界効果トランジスタ（ＩＧＦＥＴ）である。第１図
はサファイア基板１４の表面１２上のシリコン・アイラ
ンド１０中に形成されたＩにＦＥＴの一般的構造を示し
ている。シリコン・アイランド１０は酸化ケイ素の薄い
層１６で被覆されており、この薄い層１６はゲート絶縁
体として機能する。例えば金属又はドープされた多結晶
シリコンのような導電材料から成るゲート・ライン１８
が、酸化ケイ素層１６上にシリコン・アイランド１０を
横切って設けられている。ソース及びドレイン領域２０
．２２がアイランド１０中にゲート１８の両側にそれぞ
れ設けられている。またソース及びドレイン領域２０．
２２は、ゲート・ライン１８の下にあるチャネル領域と
は逆の導電型である。ゲート・ライン１８はシリコン・
アイランド１０を完全に横切って延在して、他のＩＧＦ
ＥＴのゲート又は他の素子に接続することができるよう
になっている。この種の５ＯＩ−ＩＧＦＥＴに関して、
酸化ケイ素層１６はその厚さがアイランド１０の上面又
は側面に比してアイランド１０のコーナーを覆う部分の
方が薄いという点に起因する問題がある。即ち、ゲート
・ライン１８が酸化ケイ素層１６のうちの厚さの薄い部
分上に延在する結果、ＩＣＦＥＴの降伏特性が低下する
。
から成る基板を備えており、この基板の表面上には単結
晶シリコンから成る複数のアイランドが設けられている
。このアイランド中に形成される主要素子は絶縁ゲート
型電界効果トランジスタ（ＩＧＦＥＴ）である。第１図
はサファイア基板１４の表面１２上のシリコン・アイラ
ンド１０中に形成されたＩにＦＥＴの一般的構造を示し
ている。シリコン・アイランド１０は酸化ケイ素の薄い
層１６で被覆されており、この薄い層１６はゲート絶縁
体として機能する。例えば金属又はドープされた多結晶
シリコンのような導電材料から成るゲート・ライン１８
が、酸化ケイ素層１６上にシリコン・アイランド１０を
横切って設けられている。ソース及びドレイン領域２０
．２２がアイランド１０中にゲート１８の両側にそれぞ
れ設けられている。またソース及びドレイン領域２０．
２２は、ゲート・ライン１８の下にあるチャネル領域と
は逆の導電型である。ゲート・ライン１８はシリコン・
アイランド１０を完全に横切って延在して、他のＩＧＦ
ＥＴのゲート又は他の素子に接続することができるよう
になっている。この種の５ＯＩ−ＩＧＦＥＴに関して、
酸化ケイ素層１６はその厚さがアイランド１０の上面又
は側面に比してアイランド１０のコーナーを覆う部分の
方が薄いという点に起因する問題がある。即ち、ゲート
・ライン１８が酸化ケイ素層１６のうちの厚さの薄い部
分上に延在する結果、ＩＣＦＥＴの降伏特性が低下する
。
高電圧を受ける多くのＳＯＩ集積回路では、高電圧に耐
えるために、回路の入力段及び出力段ではＩＧＦＥＴが
高降伏特性を有する必要がある。
えるために、回路の入力段及び出力段ではＩＧＦＥＴが
高降伏特性を有する必要がある。
このため、実用上はこれまで入出力段にエツジレスＩＧ
ＦＥＴを使用している。第２図及び第３図はエツジレス
ＩＧＦＥＴの典型例の構造を示している。これらの図を
参照すると、ゲート・ライン２４がシリコン・アイラン
ド２６の上面の上に閉路を形成するように延在している
。ドレイン領域２８がゲート２４の内側のシリコン・ア
イランド２６中に形成され、またソース領域３ｏがゲー
ト２４の周囲のシリコン・アイランド２６中に形成され
ている。この場合、ゲート２４はシリコン・アイランド
２６の縁部における酸化ケイ素層の厚さの比較的薄い領
域の上に延在することがないので、ＩＣＦＥＴの降伏特
性は第１図に示した一般的構造のものよりも高くなる。
ＦＥＴを使用している。第２図及び第３図はエツジレス
ＩＧＦＥＴの典型例の構造を示している。これらの図を
参照すると、ゲート・ライン２４がシリコン・アイラン
ド２６の上面の上に閉路を形成するように延在している
。ドレイン領域２８がゲート２４の内側のシリコン・ア
イランド２６中に形成され、またソース領域３ｏがゲー
ト２４の周囲のシリコン・アイランド２６中に形成され
ている。この場合、ゲート２４はシリコン・アイランド
２６の縁部における酸化ケイ素層の厚さの比較的薄い領
域の上に延在することがないので、ＩＣＦＥＴの降伏特
性は第１図に示した一般的構造のものよりも高くなる。
しかしながら、このようなゲートが閉じた形状（クロー
ズド・ゲート）のエツジレスＩＣＦＥＴは、用途によっ
ては好ましくない比較的大きなゲート幅を有するという
問題がある。従って、比較的小さなゲート幅を有するＳ
ｏｌ集積回路用のクローズド・ゲートのエツジレスＩＧ
ＦＥＴを得ることが望ましい。
ズド・ゲート）のエツジレスＩＣＦＥＴは、用途によっ
ては好ましくない比較的大きなゲート幅を有するという
問題がある。従って、比較的小さなゲート幅を有するＳ
ｏｌ集積回路用のクローズド・ゲートのエツジレスＩＧ
ＦＥＴを得ることが望ましい。
［発明の開示］
絶縁ゲート型電界効果トランジスタは、一導電型の単結
晶シリコンから成るボディーと、このボディーの表面上
に設けられた酸化ケイ素の層とを備えている。また導電
材料から成るゲートが、前記シリコン・ボディーの前記
表面の上の前記酸化ケイ素上に設けられている。逆導電
型のソース及びドレイン領域が、前記ゲートの両側にて
前記表面から前記ボディー内にそれぞれ設けられている
。
晶シリコンから成るボディーと、このボディーの表面上
に設けられた酸化ケイ素の層とを備えている。また導電
材料から成るゲートが、前記シリコン・ボディーの前記
表面の上の前記酸化ケイ素上に設けられている。逆導電
型のソース及びドレイン領域が、前記ゲートの両側にて
前記表面から前記ボディー内にそれぞれ設けられている
。
また前記領域の少なくとも一方は、前記ゲートの対応す
る縁部の一部分のみに沿って設けられている。
る縁部の一部分のみに沿って設けられている。
［好適実施例の説明］
第４図ないし第６図を参照して、本発明によるクローズ
ド・ゲート形状のエツジレスＩＧＦＥＴについて説明す
る。ＩＣＦＥＴ３２は、例えばサファイアのような絶縁
材料から成る基板３８の表面上に、例えばＮ（又はＰ）
型のような一導電型の単結晶シリコンから成るアイラン
ド３４を備えている。このシリコン・アイランド３４は
酸化ケイ素から成る薄い層４０で被覆されている。酸化
ケイ素層４０のうちシリコン・アイランド３４の上面４
２を被覆する部分上にのみ、例えば金属又は導電性多結
晶シリコンのような導電材料から成るゲート・ライン４
４が設けられている。このゲト・ライン４４は幅が狭く
、かつシリコン・アイランド３４の上面４２の上にて閉
路を形成ゝしている。図示のように、この閉路は正方形
状である。
ド・ゲート形状のエツジレスＩＧＦＥＴについて説明す
る。ＩＣＦＥＴ３２は、例えばサファイアのような絶縁
材料から成る基板３８の表面上に、例えばＮ（又はＰ）
型のような一導電型の単結晶シリコンから成るアイラン
ド３４を備えている。このシリコン・アイランド３４は
酸化ケイ素から成る薄い層４０で被覆されている。酸化
ケイ素層４０のうちシリコン・アイランド３４の上面４
２を被覆する部分上にのみ、例えば金属又は導電性多結
晶シリコンのような導電材料から成るゲート・ライン４
４が設けられている。このゲト・ライン４４は幅が狭く
、かつシリコン・アイランド３４の上面４２の上にて閉
路を形成ゝしている。図示のように、この閉路は正方形
状である。
しかしながら、この閉路は環状又は所望形状を成すこと
ができる。ゲート・ライン４４にはその一辺から突き出
て、シリコン・アイランド３４の上面４２の上にあるコ
ンタクト・パッド４６が設けられている。このコンタク
ト争バッド４６上には導電性の金属コンタクト４８が設
けられている。
ができる。ゲート・ライン４４にはその一辺から突き出
て、シリコン・アイランド３４の上面４２の上にあるコ
ンタクト・パッド４６が設けられている。このコンタク
ト争バッド４６上には導電性の金属コンタクト４８が設
けられている。
ケート・ライン４４の内縁の内側にあるシリコンφアイ
ランド３４の領域５０は、例えばＰ（又はＮ）型のよう
な逆導電型であり、ＩＣＦＥＴ３２のソース又はドレイ
ンのうちの一方を構成する。
ランド３４の領域５０は、例えばＰ（又はＮ）型のよう
な逆導電型であり、ＩＣＦＥＴ３２のソース又はドレイ
ンのうちの一方を構成する。
導電性の金属層５２が酸化ケイ素層４ｏの開口部を通っ
て延在して、領域５０とオーミック接触して領域５０用
のコンタクトとして機能する。ゲート・ライン４４の外
縁の外側にあるシリコン・アイランド３４の領域５４も
また、例えばＰ（又はＮ）型のような逆導電型であり、
ＩＣＦＥＴ３２のソース又はドレインのうちの他方とし
て機能する。領域５４はゲート・ライン４４の外縁の一
部分のみに沿って、すなわち点線５６の内側にある部分
に沿って延在している。ゲート・ライン４４の周囲にあ
り、かつ点線５６の外側にある残りの領域５８は、例え
ばＮ（又はＰ）型のような一導電型である。ゲート・ラ
イン４４の直下にあるシリコン・アイランド３４の領域
６０はＩＣＦＥＴ３２のチャネル領域である。導電性の
金属層６２が酸化ケイ素層４０の開口部を通り、て延在
して、外側領域５４とオーミック接触して外側領域５４
用のコンタクトとして機能する。また、導電性の金属層
６３が酸化ケイ素層４０の開口部を通って延在して、シ
リコン・アイランド３４の残りの領域５８とオーミック
接触して領域５８用のコンタクトとして機能する。希望
により、金属コンタクト６２及び６３を接触して、残り
の領域５８を外側領域５４に短絡させることができる。
て延在して、領域５０とオーミック接触して領域５０用
のコンタクトとして機能する。ゲート・ライン４４の外
縁の外側にあるシリコン・アイランド３４の領域５４も
また、例えばＰ（又はＮ）型のような逆導電型であり、
ＩＣＦＥＴ３２のソース又はドレインのうちの他方とし
て機能する。領域５４はゲート・ライン４４の外縁の一
部分のみに沿って、すなわち点線５６の内側にある部分
に沿って延在している。ゲート・ライン４４の周囲にあ
り、かつ点線５６の外側にある残りの領域５８は、例え
ばＮ（又はＰ）型のような一導電型である。ゲート・ラ
イン４４の直下にあるシリコン・アイランド３４の領域
６０はＩＣＦＥＴ３２のチャネル領域である。導電性の
金属層６２が酸化ケイ素層４０の開口部を通り、て延在
して、外側領域５４とオーミック接触して外側領域５４
用のコンタクトとして機能する。また、導電性の金属層
６３が酸化ケイ素層４０の開口部を通って延在して、シ
リコン・アイランド３４の残りの領域５８とオーミック
接触して領域５８用のコンタクトとして機能する。希望
により、金属コンタクト６２及び６３を接触して、残り
の領域５８を外側領域５４に短絡させることができる。
本発明のＩＣＦＥＴ３２において、このＩＣＦＥＴ３２
のソース又はドレインの何れかとして機能する外側領域
５４は、ゲート・ライン４４の周囲の一部のみに沿って
延在しているので、チャネル領域６０とのその接合部が
例えば第２図及び第３図に示したような従来技術におけ
るクローズド・ゲート形状のＩＧＦＥＴの場合に比し１
相当短くなる。従って、ソース及びドレイン領域５０゜
５４間のゲート４４の幅は可成り短くなノている。
のソース又はドレインの何れかとして機能する外側領域
５４は、ゲート・ライン４４の周囲の一部のみに沿って
延在しているので、チャネル領域６０とのその接合部が
例えば第２図及び第３図に示したような従来技術におけ
るクローズド・ゲート形状のＩＧＦＥＴの場合に比し１
相当短くなる。従って、ソース及びドレイン領域５０゜
５４間のゲート４４の幅は可成り短くなノている。
例えば、第２図及び第３図に示した型式のクローズド・
ゲートのＩＧＦＥＴの従来構造について、４×４ミクロ
ンの最小コンタクト寸法４要する３ミクロン技術の標準
配置ルールを使用ｒると、３ミクロンのゲート・ライン
による最／Ｊい法のドレインΦソース間コンタクト分離
の結果、ゲートの中心線に沿って測定した場合の最小ク
ローズド・ゲート幅は５２ミクロンとな、る。しかしな
がら、同じ配置ルールで製造した本発明のＩＣＦＥＴ３
２では、わずか１３ミクロンの有効ゲート幅を得ること
ができる。
ゲートのＩＧＦＥＴの従来構造について、４×４ミクロ
ンの最小コンタクト寸法４要する３ミクロン技術の標準
配置ルールを使用ｒると、３ミクロンのゲート・ライン
による最／Ｊい法のドレインΦソース間コンタクト分離
の結果、ゲートの中心線に沿って測定した場合の最小ク
ローズド・ゲート幅は５２ミクロンとな、る。しかしな
がら、同じ配置ルールで製造した本発明のＩＣＦＥＴ３
２では、わずか１３ミクロンの有効ゲート幅を得ること
ができる。
本発明のＩＣＦＥＴ３２を製造するには、通常のＳＯＩ
技術を使用して基板３８の表面上にシリコン・アイラン
ド３４を形成する。次にシリコン・アイランド３４を酸
化雰囲気中で加熱して、その上に酸化ケイ素層４０を形
成する。次いで、この酸化ケイ素層４０上にシリコン・
アイランド３４全体を覆うようにゲート・ライン４４用
の導電性金属層を堆積する。しかる後に、通常のフォト
リソグラフィー技術を使用して、この導電性金属層上に
フォトレジスト層を被着してパターン形成することによ
り、ゲートΦライン４４とそのコンタクト・パッド４６
とを形成する導電層の領域のみを被覆するようにする。
技術を使用して基板３８の表面上にシリコン・アイラン
ド３４を形成する。次にシリコン・アイランド３４を酸
化雰囲気中で加熱して、その上に酸化ケイ素層４０を形
成する。次いで、この酸化ケイ素層４０上にシリコン・
アイランド３４全体を覆うようにゲート・ライン４４用
の導電性金属層を堆積する。しかる後に、通常のフォト
リソグラフィー技術を使用して、この導電性金属層上に
フォトレジスト層を被着してパターン形成することによ
り、ゲートΦライン４４とそのコンタクト・パッド４６
とを形成する導電層の領域のみを被覆するようにする。
次に、例えばエツチングを施すことにより、導電層のう
ち被覆されていない部分を除去して、ゲート・ライン４
４とそのコンタクト領域４６とを残す。
ち被覆されていない部分を除去して、ゲート・ライン４
４とそのコンタクト領域４６とを残す。
本発明の一実施例によれば、例えばイオン注入又は拡散
を使用することによって、ゲート・ライン４４の周囲と
その内側とにあるシリコン拳アイランド３４の部分を逆
導電型に変更、即ちＮ（又はＰ）導電型のシリコン・ア
イランド３４とは逆のＰ（又はＮ）導電型に変更する。
を使用することによって、ゲート・ライン４４の周囲と
その内側とにあるシリコン拳アイランド３４の部分を逆
導電型に変更、即ちＮ（又はＰ）導電型のシリコン・ア
イランド３４とは逆のＰ（又はＮ）導電型に変更する。
次に、通常のフォトリソグラフィー技術を使用して、フ
ォトレジスト層をシリコン−アイランド３４上に被着し
てパターン形成することにより、ゲート・ライン４４の
内側にある領域５０とゲート・ライン４４の外側にある
領域５４とをのみ、すなわち点線５６の内側にある領域
のみを被覆するようにする。
ォトレジスト層をシリコン−アイランド３４上に被着し
てパターン形成することにより、ゲート・ライン４４の
内側にある領域５０とゲート・ライン４４の外側にある
領域５４とをのみ、すなわち点線５６の内側にある領域
のみを被覆するようにする。
次いで、例えばイオン注入又は拡散を使用して、シリコ
ン・アイランド３４の露出領域すなわちゲート・ライン
４４の外側の領域５８を一導電型、即ちシリコン・アイ
ランド３４と同一導電型に変更する。これによって、一
導電型から成る領域５８と、ゲート・ライン４４の一部
分のみの外側にあるソース又はドレイン領域５４とが形
成される。
ン・アイランド３４の露出領域すなわちゲート・ライン
４４の外側の領域５８を一導電型、即ちシリコン・アイ
ランド３４と同一導電型に変更する。これによって、一
導電型から成る領域５８と、ゲート・ライン４４の一部
分のみの外側にあるソース又はドレイン領域５４とが形
成される。
本発明の別の実施例では、ゲート・ライン４４とそのコ
ンタクト領域４６とを形成した後、シリコン・アイラン
ド３４上にフォトレジスト層を被着する。そして通常の
フォトリソグラフィー技術を使用することによりフォト
レジスト層をパターン形成して、ゲート・ライン４４の
周囲にあるシリコン・アイランド３４の領域５８のみ、
即ち点線５６の外側の領域のみを被覆するようにする。
ンタクト領域４６とを形成した後、シリコン・アイラン
ド３４上にフォトレジスト層を被着する。そして通常の
フォトリソグラフィー技術を使用することによりフォト
レジスト層をパターン形成して、ゲート・ライン４４の
周囲にあるシリコン・アイランド３４の領域５８のみ、
即ち点線５６の外側の領域のみを被覆するようにする。
次に、シリコン・アイランド３４の露出領域を逆導電型
、即ちＮ（又はＰ）導電型のシリコン・アイランド３４
とは逆のＰ（又はＮ）導電型に変更する。これによって
、ゲート・ライン４４の内側にある領域５０と、ゲート
・ライン４４の外縁の一部分のみに沿って延在する領域
５４とが形成される。
、即ちＮ（又はＰ）導電型のシリコン・アイランド３４
とは逆のＰ（又はＮ）導電型に変更する。これによって
、ゲート・ライン４４の内側にある領域５０と、ゲート
・ライン４４の外縁の一部分のみに沿って延在する領域
５４とが形成される。
以」二のように、本発明は、クローズド・ゲート構造に
よる一層高い降伏特性を有し、さらに−層幅が狭いゲー
トを有するという利点を持っＳＯＩ集積回路用エツジレ
スＩＧＦＥＴを提供した。また本発明によるクローズド
・ゲート形状のＩＧＦＥＴは、この種のＩＧＦＥＴの一
般的製造方法を少し変更した方法により製造することが
できる。
よる一層高い降伏特性を有し、さらに−層幅が狭いゲー
トを有するという利点を持っＳＯＩ集積回路用エツジレ
スＩＧＦＥＴを提供した。また本発明によるクローズド
・ゲート形状のＩＧＦＥＴは、この種のＩＧＦＥＴの一
般的製造方法を少し変更した方法により製造することが
できる。
第１図は従来技術による一般の５ｏｌ−ＩＧＦＥＴを示
す斜視図である。第２図は従来技術によるクローズド・
ゲート形状のエツジレス５ＯＩ−ＩＧＦＥＴの平面図で
ある。第３図は第２図の線３−３に沿った断面図である
。第４図は本発明によるクローズド・ゲート形状のエツ
ジレス５ＯＩ−ＩＧＦＥＴの平面図である。第５図は第
４図の線５−５に沿った断面図である。第６図は第４図
の線６−６に沿った断面図である。 ［主な符号の説明］
す斜視図である。第２図は従来技術によるクローズド・
ゲート形状のエツジレス５ＯＩ−ＩＧＦＥＴの平面図で
ある。第３図は第２図の線３−３に沿った断面図である
。第４図は本発明によるクローズド・ゲート形状のエツ
ジレス５ＯＩ−ＩＧＦＥＴの平面図である。第５図は第
４図の線５−５に沿った断面図である。第６図は第４図
の線６−６に沿った断面図である。 ［主な符号の説明］
Claims (1)
- 【特許請求の範囲】 １、一導電型の単結晶シリコンから成るボディーと、 前記ボディーの表面上に設けられた酸化ケイ素の層と、 前記酸化ケイ素層上に設けられて、前記ボディーの前記
表面の上に延在する導電材料から成るゲートと、 前記ゲートの両側で前記ボディー内にその前記表面から
延在すると共に、少なくとも一方が前記ゲートの対応す
る辺の一部分のみに沿って延在している逆導電型のソー
ス及びドレイン領域と、を含んでいる絶縁ゲート型電界
効果トランジスタ。 ２、前記ゲートが閉路を成す形状に設けられ、前記ソー
ス及びドレイン領域の一方が前記ゲートの前記閉路の内
側にあると共に、他方が前記ゲートの外縁に沿って延在
している請求項１記載の絶縁ゲート型電界効果トランジ
スタ。 ３、前記ゲートの外縁に沿って延在する前記領域が前記
外縁の一部分のみに沿って延在している請求項２記載の
絶縁ゲート型電界効果トランジスタ。 ４、前記ボディーが、絶縁材料から成る基板の表面上に
設けられたシリコン・アイランドである請求項３記載の
絶縁ゲート型電界効果トランジスタ。 ５、前記ゲートが前記シリコン・アイランドの上面の上
にのみ設けられている請求項４記載の絶縁ゲート型電界
効果トランジスタ。 ６、前記ゲートの周囲にある前記シリコン・アイランド
のうち、トランジスタの前記ソース又はドレイン領域の
他方の領域以外の領域が、前記ゲートの直下にあるトラ
ンジスタのチャネル領域と同一導電型である請求項５記
載の絶縁ゲート型電界効果トランジスタ。 ７、前記ゲートの周囲にある前記シリコン・アイランド
のうちの、前記ソース又はドレイン領域の他方の領域以
外の前記領域が導電型変更のドーピングにより前記チャ
ネル領域と同一導電型を形成されている請求項６記載の
絶縁ゲート型電界効果トランジスタ。 ８、前記ゲートの前記閉路が矩形形状に形成され、前記
ソース又はドレイン領域の他方の領域が前記ゲートの１
つの辺に沿ってのみ延在している請求項６記載の絶縁ゲ
ート型電界効果トランジスタ。 ９、絶縁材料から成る基板の表面上に設けられた一導電
型の単結晶シリコンから成るアイランドに絶縁ゲート型
電界効果トランジスタを作る方法において、 前記シリコン・アイランドの全表面に亘って酸化ケイ素
の層を形成する段階と、 前記シリコン・アイランドの上面のみを被覆する前記酸
化ケイ素層の部分上に導電材料から成るゲート・ライン
を形成する段階と、 前記シリコン・アイランド中に前記ゲート・ラインの一
方の縁に沿って逆導電型の一方の領域を形成する段階と
、 前記シリコン・アイランド中に前記ゲート・ラインの他
方の縁の一部分のみに沿って逆導電型の他方の領域を形
成し、前記ゲート・ラインの前記他方の縁に沿った前記
シリコン・アイランドの残りの領域を一導電型とする段
階と、を含んでいる絶縁ゲート型電界効果トランジスタ
の製造方法。 １０、前記ゲート・ラインを閉路に形成し、このため前
記一方の領域が前記閉路の内縁の内側に形成され、かつ
前記ゲート・ラインの一部分のみに沿って延在する前記
他方の領域が前記ゲート・ラインの外縁に沿って延在し
ている請求項９記載の製造方法。 １１、前記ゲート・ラインを形成した後、前記ゲート・
ラインの内側及び外側にあるシリコンの導電型を逆導電
型に変更することにより、前記一方及び他方の領域を形
成する請求項１０記載の製造方法。 １２、前記ゲート・ラインで被覆されていない前記シリ
コン・アイランドの全領域の導電型を逆導電型に変更し
、次に前記ゲート・ラインの外側にある前記シリコン・
アイランドの導電型を一導電型に変更することにより一
導電型の前記領域を形成する請求項１１記載の製造方法
。 １３、前記シリコン・アイランドの導電型を一導電型に
変更する前記工程の前に、前記ゲート・ラインの内側に
ある前記シリコン・アイランドの領域と、前記ゲート・
ラインの外側にあって前記ゲート・ラインの一部分のみ
に沿って延在する領域の両方を被覆するようにレジスト
層を形成し、次に前記シリコン・アイランドの未被覆領
域の導電型を一導電型に変更する請求項１２記載の製造
方法。 １４、前記の逆導電型に変更する工程の前に、前記ゲー
ト・ラインの外側にある前記シリコン・アイランドの一
部分の領域を被覆するようにレジスト層を形成する請求
項１１記載の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US18323388A | 1988-04-19 | 1988-04-19 | |
| US183,233 | 1988-04-19 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0212877A true JPH0212877A (ja) | 1990-01-17 |
Family
ID=22672002
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1092001A Pending JPH0212877A (ja) | 1988-04-19 | 1989-04-13 | エッジレス電界効果トランジスタ及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH0212877A (ja) |
| SE (1) | SE8901420L (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0713873U (ja) * | 1993-08-10 | 1995-03-10 | 株式会社スミリ | 螺旋階段用の昇降機 |
-
1989
- 1989-04-13 JP JP1092001A patent/JPH0212877A/ja active Pending
- 1989-04-19 SE SE8901420A patent/SE8901420L/xx not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0713873U (ja) * | 1993-08-10 | 1995-03-10 | 株式会社スミリ | 螺旋階段用の昇降機 |
Also Published As
| Publication number | Publication date |
|---|---|
| SE8901420D0 (sv) | 1989-04-19 |
| SE8901420L (sv) | 1989-10-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4738936A (en) | Method of fabrication lateral FET structure having a substrate to source contact | |
| US4041518A (en) | MIS semiconductor device and method of manufacturing the same | |
| JP3441330B2 (ja) | 半導体装置及びその製造方法 | |
| US4231051A (en) | Process for producing minimal geometry devices for VSLI applications utilizing self-aligned gates and self-aligned contacts, and resultant structures | |
| US4887145A (en) | Semiconductor device in which electrodes are formed in a self-aligned manner | |
| JPH07326630A (ja) | バイポーラトランジスタ及びその製造方法 | |
| JPS60234372A (ja) | 半導体装置の製造方法 | |
| JPS5827363A (ja) | 電界効果トランジスタの製造法 | |
| CA1073118A (en) | Field effect transistor and method of construction thereof | |
| US4378565A (en) | Integrated circuit and method of making same | |
| JPH0212877A (ja) | エッジレス電界効果トランジスタ及びその製造方法 | |
| JPS6119174A (ja) | 半導体装置 | |
| JPH05299497A (ja) | 半導体装置およびその製造方法 | |
| US4419808A (en) | Method of producing redundant ROM cells | |
| JP3421588B2 (ja) | 半導体装置およびその製造方法 | |
| JPS61191042A (ja) | 半導体集積回路の製造方法 | |
| US5148258A (en) | Semiconductor device having junction structure of a plurality of element isolation regions | |
| JPS6228587B2 (ja) | ||
| US5792678A (en) | Method for fabricating a semiconductor on insulator device | |
| KR950000106B1 (ko) | 반도체 장치의 제조방법 | |
| JPH05129335A (ja) | 縦型トランジスタの製造方法 | |
| JPS61156830A (ja) | 半導体装置およびその製造方法 | |
| KR0152897B1 (ko) | 바이폴라소자 및 그 제조방법 | |
| JP2594121B2 (ja) | 半導体装置の製造方法 | |
| JPS59197174A (ja) | Ｍｉｓ型半導体装置 |