JPH02129875A

JPH02129875A - コネクタ組立体

Info

Publication number: JPH02129875A
Application number: JP28410288A
Authority: JP
Inventors: Masayuki Kawashima; 雅之川島
Original assignee: NIPPON EE M P KK; AMP Japan Ltd
Current assignee: NIPPON EE M P KK; AMP Japan Ltd
Priority date: 1988-11-10
Filing date: 1988-11-10
Publication date: 1990-05-17
Anticipated expiration: 2013-09-10
Also published as: JP2796813B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、電子回路の相互間を電気的に接続するコネク
タに関するものである。

（従来の技術）電子回路の相互間を電気的に接続する手段として、接続
、取外しの便等のためにコネクタが使用されている。

ところで、これまでのコネクタは、通常は、第７Ａ図に
示すように、互いに組合うコネクタ１ａ、１ｂの一方１
ａに接続された電線２ａ、３ａ、４ａ、・・・、ｎａと
他方１ｂに接続された電線２ｂ、３ｂ、４ｂ、・・・、
ｎｂ　　（プリント基板上に直接配線された電線を含む
）とが−対一に対応するように、即ち電線２ａと電線２
ｂ、電線３ａと電線３ｂ、・・・・・・、電線ｎａと電
線ｎｂとが接続されるように構成されていた。またそう
でない場合であっても、第７Ｂ図に示すように、一方の
コネクタｌａ’　に接続された電線２ａ’　、　３ａ’
　、　４ａ’　、・・・ｎａ’　のうちの一本のグラン
ド線ｎａ’　と、他方のコネクタＬｂ’　に接続された
電線２ｂ’　、　３ｂ’　、　４ｂ’・・・、　ｎｂ’
　のうちの複数のグランド線ｎｂ’　とを接続し、他の
電線については一対一に接続するのが通常であった。

（発明が解決しようとする課題）上記第７Ａ図のように、電線を一対一に接続するコネク
タを用いると該コネクタを経由して伝達すべき信号が増
えるとその分コンタクトの数の多いコネクタが必要とな
り、したがってコネクタの構造が複雑となり、またコネ
クタの各コンタクトと各電線を接続する手間がかかり、
コストアップの要因となっていた。またコンタクトの数
が多いと互いに組合うコネクタの嵌合力を強める必要も
あり、コネクタを頑丈なものにしなければならないため
やはりコストアップの要因となり、かつコネクタが大型
となってしまい、またコネクタの嵌合、取外しのために
強い力を必要とする結果となっていた。

第７Ｂ図は、コネクタのコンタクトの数は、図の右側に
接続された電線の数の約半分で済み、コンタクトの数を
減らす目的に沿ってはいるが、このように同一の信号（
ここではグランドライン）を複数に分ける（または一本
にまとめる）だけではコンタクトの数を減らすにも限界
がある。

本発明は、上記事情に鑑み、コネクタを経由して伝達さ
れる信号の数と比べ、互いに組合うコネクタのコンタク
トの数をさらに減らしたコネクタを提供することを目的
とするものである。

（課題を解決するための手段）本発明のコネクタは、一本のクロック入力用コンタクト
と一本の直列信号入出力用コンタクトとを有するコンタ
クト群、多数の電線とそれぞれ接続される多数の電線接続ピン、
および前記クロック入力用コンタクトから入力されるクロック
と同期して、前記直列信号入出力用コンタクトと、前記
多数の電線接続ピンとを順次電気的に接続する電子回路
をハウジング内に内蔵したことを特徴とするものである
。

ここで、上記「多数の電線」には、プリント基板上に配
線された電線（プリント配線等）も含まれる。

また、前記電子回路としてはたとえば、該電子回路が、
複数の同型の半導体集積回路を有しており、該番手導体集積回路が、前記クロック入力用コンタクトと接続されるクロック入
力端子と、前記直列信号入出力用コンタクトと接続され
る直列信号入出力端子と、該半導体集積回路のアドレス
を外部設定するためのアドレス設定端子と、該半導体集
積回路に並列的に信号を入力するための複数の並列信号
入力端子と、該半導体集積回路から並列的に信号を出力
するための複数の並列信号出力端子とを備えるとともに
、前記クロック入力端子から入力されたクロックを計数
する計数回路と、該計数回路の計数値と前記アドレス端
子から入力されたアドレス信号とを比較して該半導体集
積回路が選択されたことを知る比較回路と、該半導体集
積回路が選択された後所定数のクロックが入力される間
に、該クロックと同期して、前記複数の並列信号入力端
子から入力される並列信号を直列信号に変換して前記直
列信号入出力端子から出力するとともに該直列信号入出
力端子から入力される直列信号を並列信号に変換して前
記複数の並列信号出力端子から出力する直並列変換回路
とを備えたものが用いられる。

（作　　用）本発明のコネクタは、上記クロックと同期して直列信号
入出力用コンタクトと、多数の電線接続ピンとを順次電
気的に接続する電子回路をハウジング内に内蔵したため
、コンタクトの数は基本的には３本（クロック用、直列
入出力信号用、およびグランド用。電子回路に供給する
電力をコンタクトを介して供給する場合はさらに電源ラ
インを加える必要がある）で済み、このように少ない本
数のコンタクトで多数の電線接続ピンから互いに異なっ
た信号を出力し、また多数の電線接続ピンから互いに異
なった信号を入力してコンタクト側に伝えることができ
る。このようにコンタクトの数を極端に減らすことがで
きるため、上記電子回路を内蔵することによるコストア
ップを吸収してさらにコストを下げることができる程度
にコネクタの機械的構造が簡単となり、その分故障も減
りコネクタを小型化し、コネクタの嵌合、取外しを容易
とすることができる。またコネクタ全体をノイズから遮
へいすることは容易であるため、上記電子回路をコネク
タ内に内蔵してしまうことによりノイズにも格段に強く
なる。

また上記電子回路を前述した構成の同型の半導体集積回
路を複数用いて構成することにより、電線接続ピンの数
の異なるコネクタにも該回路を適用することができ、該
回路が非常に凡用性を有するものとなり、またコネクタ
内で電子回路が占有する部分が少なくて済むため、コネ
クタ全体をいっそう小型化することができる。

（実　施　例）以下、図面を参照して本発明の実施例について説明する
。

第１図は、本発明の一実施例に係るコネクタ１０と、該
コネクタと組合う他のコネクタ２ｏとを示した斜視図で
ある。コネクタＩＯは、その内部構造がわかるように示
しである。またコンタクトの先端部分の詳細はこの図で
は省略して描かれている。

コネクタ２０には８本の電線３１〜３８からなるケーブ
ル３０が接続されており、２つのコネクタ１０．２０が
組合うことによりこれら各電線３１〜３８のそれぞれと
、コンタクト４１〜４８のそれぞれとが接続される。ま
た、コネクタ１０の後方には多数の電線接続ピン５１が
ハウジング６０から突出するように配置されている。こ
れらの電線接続ピン５１は、プリント基板８０上の電線
（プリント配線）と接続され、各種回路（図示せず）と
接続されている。

該コネクタ１０の内部のプリント基板７０上には、後述
する構成の多数の半導体集積回路７１（以下、制御デバ
イス７１と呼ぶ）および該半導体集積回路７１からの並
列出力の電力増幅を行なうパワーデバイス７２が配置さ
れている。

第２図はプリント基板７０を取り出して示した斜視図で
ある。

プリント基板７０上に多数の制御デバイス７１と多数の
パワーデバイス７２が配置され、さらに８本のコンタク
ト４１〜４８が該プリント基板７０から前方に突出する
ように配置されている。これらのコンタクト４１〜４８
の先端には、他のコネクタ２０（第１図参照）のコンタ
クトと確実に接触させるための接触子４１ａ〜４８ａが
取り付けられている。

第３図は、プリント基板７０の裏面を示した斜視図であ
る。

プリント基板７０の裏面からは、パワーデバイス７２（
第１図、第２図参照）と後述するようにして接続された
多数の電線接続ピン５１が突出している。

また、コンタクト４１〜４８のうちの２本のコンタクト
４７．４８がプリント基板７０上の制御デバイス７１、
パワーデバイス７２、および電線接続ピン５１と何ら接
触することなしに直接にプリント基板７０の裏面に突出
している。

第４図は、第１図、第２図に示した制御デバイス７１の
内部の回路構成の一例を示した回路図である。

この回路は、４個の端子、すなわち５ｖの直流電源から
電力を供給するための電源端子１４１、グランド端子１
４２、クロック入力端子１４３、および直列信号入出力
端子１４４がそれぞれコンタクト４１〜４４（第１図、
第２図参照）と接続される。６個のアドレス設定端子１
５１〜１５６は、多数の制御デバイス７１相互に異なっ
た信号を設定しておくことにより、該制御デバイスに固
有のアドレスを設定するための端子である。各制御デバ
イス７１は６個のアドレス設定端子１５１〜１５６を備
えているため、２６個（６４個）の制御デバイス７１を
識別することができる。さらに多くの制御デバイスを識
別する必要がある場合は、たとえば後述するＮＯＲゲー
）Ｕ−６，Ｕ−５／Ａ等のゲート回路を増やしてアドレ
ス設定端子の数を増やせばよい。

４個の並列信号出力端子１６１〜１６４は、この回路か
ら各種負荷（図示せず）に向けて並列的に信号を出力す
るための端子であり、４個の並列信号入力端子１７１〜
１７４は、各種センサ等（図示せず）からこの回路に並
列的に信号を入力するための端子である。

尚、便宜のため、第４図中に示す各デバイスの表　　　
１直列信号入出力端子１４４はトランシーバＵのＡ−Ｒ／
Ｔ　（Ａ−レシーバ／トランシーバ）端子に接続されて
おり、双方向通信を可能にするための直列入出力信号が
該端子１４４に伝達される。

このＡ−Ｒ／ＴはＵ−１内部の２入力ＮＡＮＤゲートの
出力端子およびインバータ増幅器Ａの入力端子に接続さ
れている。また、インバータ増幅器Ｓの入力端子はグラ
ンド線により接地されている。

このＮＡＮＤゲートの他方の入力端子はＡ−ＴＲＡ（Ａ
−）ランスミツト）端子として示されており、この端子
は４入力ＮＡＮＤゲートＵ−１１の出力端子に接続され
ている。このインバータ増幅器Ａの出力端子はＡ−ＲＥ
Ｃ（Ａ−レシーブ）端子として示されており、Ｄ型フリ
ップフロップＵ１２、　Ｕ−１３のすべてのＤ入力端子
に接続されている。このＤ型フリップフロップＵ−１２
，Ｕ−１３の各Ｑ出力端子はそれぞれ並列信号出力端子
１６１〜１６４に接続されている。Ｄ型フリップフロッ
プＵ−１２，Ｕ−１３のクリア（ＣＬＲ）端子は互いに
接続されるとともに抵抗Ｒ４の一端およびタイミング用
コンデンサ８４の一端に接続されている。抵抗Ｒ４の他
端は電源ｖｃｃに接続され、タイミング用コンデンサ８
４の他端はグランド線に接続されている。すなわち、こ
の抵抗Ｒ４とコンデンサ８４により時定数が決定される
。なお、時定数を決定する手段としてはこれに限られる
ものではなく、たとえばＲ／Ｃ発振器等を用いてもよい
。

Ｄ型フリップフロップＵ−１２，Ｕ−１３のクロック（
ＣＫ）端子はそれぞれ独立に４個入り２入力ＮＯＲゲー
トユニットＵ−８の各ゲートの出力端子に接続されてい
る。ＮＯＲゲートユニットＵ８のＮＯＲゲートの一方の
入力端子は互いに接続されるとともにエクスクル−シブ
ＮＯＲゲートＵ−５／Ｂの出力端子、シンクロナス４ビ
ツトカウンタユニツトＵ−３，Ｕ−４のクロック（ＣＫ
）端子およびＪ−にフリップフロップユニットＵ−７の
クロック（ＣＫ）入力端子に接続されている。

また、これらのクロック（ＣＫ）端子に接続されている
信号線は、一端を電源ＶＣＣ線に接続された抵抗Ｒ２の
他端にも接続されている。ＮＯＲゲートユニットＵ−８
のＮＯＲゲートの他の入力端子は３入力８出力デコーダ
Ｕ−９の出力端子Ｙ４゜Ｙ５．Ｙ６．Ｙ７とそれぞれ接
続され、これにより端子１６１は端子Ｙ４と、端子１６
２は端子Ｙ５と、端子１６３はＹ６と、端子１Ｂ４はＹ
７と接続されることになる。デコーダＵ−９の出力端子
ＹＯ，Ｙ１、Ｙ２．Ｙ３はそれぞれ、４個入り２入力Ｏ
ＲゲートユニットＵ−１０の各ゲートの一方の入力端子
に接続されている。ＯＲゲートユニットＵ−１０の他の
入力端子はそれぞれ並列信号入力端子１７１〜１７４に
接続されており、端子１７１と端子ＹＯ１端子１７２と
端子Ｙ１、端子１７３と端子Ｙ２、端子１７４と端子Ｙ
３がそれぞれ同じＯＲゲートに接続されている。ＯＲゲ
ートユニットＵ−１０のＯＲゲト出力端子は４入力ＮＡ
ＮＤゲートＵ−１１の入力端子に接続されている。デコ
ーダＵ−９の２つのイネーブル端子ＥＮ２．ＥＮ３は接
地されており、また、イネーブル端子ＥＮＩはエクスク
ル−シブＮＯＲゲートＵ−５／Ａ、Ｕ−６のすべての出
力端子および抵抗Ｒ３の一端に接続されている。

なお、抵抗Ｒ３の他端は電源ラインＶＣＣに接続さ］　
５れている。デコーダＵ−９のセレクト端子５ＥＬ１．５
ＥＬ２はシンクロナス４ビットカウンタＵ−４の出力端
子ＯＡ、ＯＢに接続されており、セレクト端子５ＥＬ３
はＪ−にフリップフロップのＱ端子に接続されている。

ＮＯＲゲートＵ−６の入力端子はそれぞれアドレス端子
１５１，１５２，１５３，１５４と接続されており、同
様にＮＯＲゲートＵ−５／Ａの入力端子はそれぞれアド
レス端子１５５，１５６と接続されている。ＮＯＲゲー
トＵ−６，Ｕ−５／Ａの残りの入力端子はそれぞれシン
クロナス４ビットカウンタＵ−４の出力端子ＱＣ，ＯＤ
およびシンクロナス４ビットカウンタＵ−３の出力端子
ＯＡ、ＯＢ、ＱＣ，ＯＤと接続されている。４ビットカ
ウンタＵ−３，Ｕ−４のロード端子は電源ラインｖｃｃ
と接続されており、さらにこの４ビットカウンタＵ−３
のロード端子はこのカウンタＵ−３のイネーブル端子Ｅ
Ｎ−１にも接続されている。また、カウンタＵ−３のイ
ネーブル端子ＥＮ−２はカウンタＵ−４のリップル端子
（ＲＰＬ）に接続されている。カウンタＵ−４のイネー
ブル端子ＥＮ−１は電源ラインＶｃｃに接続されている
のに対し、カウンタＵ−４の２番目のイネーブル端子Ｅ
Ｎ−２はＪ−にフリップフロップＵ−７のＱ端子に接続
されている。カウンタＵ−３，Ｕ４のクリア端子（ＣＬ
Ｒ）　、Ｊ−にフリップフロップＵ−７のクリア端子（
ＣＲＬ）　、およびＪ端子、リトリガブル中モノステー
プル・マルチバイブレークＵ−２のＱ端子は互いに接続
されている。

さらに、Ｊ−にフリップフロップＵ−７のに端子は接地
されている。イクスクルーシブＮＯＲゲー）Ｕ−５／Ｂ
の一方の入力端子は接地されており、また他方の入力端
子はリトリガブル・モノステーブルψマルチバイブレー
タＵ−２のＮＡＮＤゲートの一方の入力端子およびイン
バータ・バッファ増幅器Ｕ−１４の出力端子に接続され
ており、これにより負論理マスタークロック信号ＭＣＫ
を区別することができるようになっている。インバータ
・バッファ増幅器Ｕ−１４の入力端子はクロック入力端
子１４３に接続されている。なお、リトリガブル・モノ
ステーブルナマルチバイブレータＵ−２のＮＡＮＤゲー
トの他方の入力端子は接地されている。このリトリガブ
ルφモノステーブル・マルチバイブレータＵ−２のＣｅ
ｘｔ端子間にはタイミング用のコンデンサ８２が接続さ
れており、またこのコンデンサ８２の一端には、電源ラ
インＶｃｅに接続された抵抗Ｒ１が接続されている。

次に第４図に示す回路の動作を説明する。

各アドレス設定端子１５１〜１５θは、各制御デバイス
７１を識別することができるように、各制御デバイス７
１毎に異なった設定信号が外部から入力される。この実
施例では一旦このアドレスを設定した後は変更する必要
はなく、具体的には各アドレス設定端子１５１〜１５６
がグランド線（ＧＮＤ）または電源線（Ｖ　ｃｃ）と接
続される。

クロック入力端子１４３はコンタクト４３（第１図、第
２図参照）から入力されるクロック信号を受けるための
ものである。このクロック信号はリトリガブルφモノス
テーブル舎マルチバイブレータＵ−２に入力される。ク
ロックパルスがクロック入力端子１４３から入力される
ことにより該マルチバイブレータＵ−２の入力電位がＨ
状態とＬ状態を繰り返している限り出力端子Ｑからの出
力がＨ状態に保たれるように設定される。しかし、もし
クロック入力端子１４１からのＨレベル信号の欠落が１
タイムスロツト以上（１タイムスロツトは２パルス長）
になると端子Ｑの出力がＬ状態となり、シンクロナス４
ビットカウンタＵ−３，Ｕ−４がリセットされる。そし
て、クロックパルスが入力されている間はその４ビット
カウンタＵ−３，Ｕ−４がカウントを続行する。カウン
タＵ−３の出力と、カウンタＵ−４の出力の一部はＮＯ
Ｒゲー）Ｕ−６，Ｕ−５／Ａに入力される。そして、カ
ウンタＵ−３，Ｕ−４からの出力がアドレス設定端子１
５１〜１５８により与えられるアドレス値と一致した場
合、イネーブル信号が３入力８出力デコーダのイネーブ
ル端子に入力される。

ひとたびデコーダＵ−９がイネーブル状態に設定される
とまず並列信号出力端子１６１と並列信号入力端子１７
１が選択される。同様にして順次端子１６２と端子１７
２、端子１６３と端子１７３、および端子１６４と端子
１７４がそれぞれ選択される。この並列信号入力／出力
端子が選択されるのと同時に直列信号入出力用端子１４
４を通して回路内へ信号が入力されあるいは該回路から
信号が出力される。

また、エクスクル−シブＮＯＲデースＵ−５／Ｂはクロ
ック信号に従ってオン／オフされるようになっており、
これによりカウンタＵ−３，Ｕ−４およびＪ−にフリッ
プフロップＵ−７にクロック信号が入力される。

以下、アドレスを指定する場合の回路動作について説明
する。

リトリガブル・モノステーブルψマルチバイブレータＵ
−２がリセットされ、これによりカウンタＵ−３，Ｕ−
４およびフリップフロップＵ−７がクリアされた後、エ
クスクル−シブＮＯＲデースＵ−５／Ｂが、図示しない
たとえば制御用コンピュータから送出されたクロック信
号の入力に合わせてオン／オフされる。これによりカウ
ンタＵ−３，Ｕ−４によるカウントが開始され、同時に
フリップフロップＵ−７からのＱ出力信号が出力される
。クロック信号が入力され続けるうちにカウンタＵ−３
，Ｕ−４によるカウント値とアドレス設定端子１５１〜
１５６により指定されたアドレスとが一致する。このア
ドレス設定端子１５１〜１５６によるアドレス指定は次
のように説明される。すなわち、たとえばアドレスコー
ド０００１００　（アドレス設定端子１５６に入力され
るアドレス信号が左端の０に対応しアドレス設定端子１
５１に入力されるアドレス信号が右端の０に対応する）
はアドレス設定端子１５３のみがグランドレベルに保持
されるようにアドレス設定が行なわれる。

この後、エクスクル−シブＮＯＲゲートＵ−５／Ａ、Ｕ
−６の出力がＨ状態に設定され、正論理イネーブル信号
が３入力８出力デコーダＵ−９のイネーブル端子に与え
られる。このデコーダＵ９のデコードはカウンタＵ−４
のＯＡ入出力ＯＢ比出力よびフリップフロップＵ−７の
Ｑ出力からの各信号についてなされるものである。この
結果、デコーダＵ−９の出力端子ＹＯ〜Ｙ７からＮＯＲ
ゲートＵ−８とＯＲゲートＵ−１０に対して順次にＨレ
ベル信号が出力される。これにより直列信号入出力端子
１４４から入力された時系列信号をＤ型フリップフロッ
プＵ−１２，Ｕ−１３から並列信号出力端子１６１〜１
６４を通して所定の各負荷に送出することかでき、これ
によりたとえばその負荷の駆動の可否を指定することが
できる。同様に、デコーダＵ−９からＯＲゲートＵ−１
０に順次送出される連続的なＨレベル信号により並列信
号入力端子１７１〜１７４から入力される並列入力信号
を直列信号入出力端子１４４から送出することができ、
これにより並列信号入力端子１７１〜１７４と接続され
た各種センサがオン・オフのいずれの状態にあるか、あ
るいは所定の温度範囲に設定されているか否か等を制御
用コンピュータに知らせることができる。

以上に説明したようにして直列信号入出力用端子１４４
に接続された制御用コンピュータとの信号の授受が行な
われる。

次に、第５図に示すタイミングチャートにより第４図に
示す回路の信号のタイミングを説明する。

ここで、クロック信号ＭＣＫの２パルス長が１タイムス
ロツト長に相当する。リトリガブル・モノステーブル・
マルチバイブレータＵ−２はクロック信号ＭＣＫパルス
か入力されている限りＨ状態に保持され、クロック信号
入力が１タイムスロット以上り状態に設定されるとＬ状
態になる。これにより、クロック信号ＭＣＫが１タイム
スロットし状態に設定されるまでの間に、制御用コンピ
ュータは所望する数の制御デバイス７１（第１図、第２
図参照）に対して所望する回数の信号の授受を行なうこ
とができる。なお、本実施態様においては、６４個のす
べての制御デバイス７１との信号の授受がなされた後、
クロック信号ＭＣＫは１タイムスロットの間り状態に設
定されて一つの完全サイクルが終了するが、すべての完
全サイクルの最初には開始信号が出力されることになる
。なお、本図中のＣ０ＵＮＴの文字の横の数字０〜４は
本図を見やすくするために記載したものである。本図中
には出力制御および入力制御の状態が記載されているが
、出力制御かＯＮ（“Ｌ″）のときは制御用コンピュー
タから直列入出力端子１４４を経由して入力された信号
が、図の最下部に示す番号に対応する並列信号出力端子
から出力され、入力制御がＯＮ（“Ｌ”）のときは該番
号に対応する並列信号入力端子から入力された信号が直
列入出力端子１４４から制御用コンピュータに向けて出
力される。

尚、第１図、第２図に示すパワーデバイスについては種
々の技術が広く知られているため、その内部回路につい
てはここでは言及しない。

第６図は、コネクタ１０（第１図参照）に内蔵された多
数の制御デバイス７１と多数のパワーデバイス７２のう
ち各１つを取り出してその接続関係を示した回路図の一
例である。

端子１４１′は、制御デバイス７１の電源端子１４１と
接続されるとともに、５ＶＤＣ電力入力用コンタクト４
１　（第１図、第２図参照）と接続される。

端子１４２′は、前記デバイス７１のグランド端子１４
２およびパワーデバイスのグランド端子２４２と接続さ
れるとともに、グランド用コンタクト４２と接続される
。端子１４３′　は、制御デバイス７１のクロツク入力
端子１４３と接続されるとともにクロック入力用コンタ
クト４３と接続される。端子１４４′　は、制御デバイ
ス７１の直列信号入出力端子１４４と接続されるととも
に直列信号入出力用コンタクト４４と接続される。端子
１４５′　は第２のグランド用コンタクト４５と接続さ
れるが、このグランドラインは、多数の電線接続ピン５
１（第１図、第３図参照）とそれぞれ接続された多数の
電線接続端子１５１のうちの、グランド端子１５１ａと
接続されており、制御デバイス７１にノイズが混入する
のを防止するために制御デバイス７１のグランドライン
とは分けである。端子１４６′　は、パワーデバイス７
２の電源端子２４６と接続されるとともに、該パワーデ
バイス７２を駆動する１２ＶＤｃが入力される１２ＶＤ
Ｃ入力用コンタクト４６と接続される。端子１４７　’
　、　１４８　’はそれぞれコンタクト４７．４８と接
続されるプリント基板７０（第１図、第２図参照）上の
端子を表わしているが、該２つのコンタクト４７．４８
はプリント基板７０上の回路と何ら接続されることなし
に該基板７０を突き抜けて後方に突出している（第３図
参照）。これらのコンタクト４７．４８は、制御デバイ
ス７１で取扱うことのできる信号よりもパワーの大きい
信号を、該制御デバイス７１を介することなしにバイパ
スさせるためのものである。

制御デバイス７１の並列信号出力端子ＩＥｔｌ　−１６
４は、それぞれパワーデバイス７２の入力端子２６１〜
２６４と接続されている。これら制御デバイス７１から
パワーデバイス７２に入力された信号は電力増幅され、
それぞれ出力端子２６１′〜２６４′から出力される。

これらの出力端子２６１′〜２６４′　は、電線接続ピ
ン５１（第１図、第３図参照）とそれぞれ接続された電
線接続端子１５１の信号端子１５１ａと接続され、該信
号端子１５１ａ、電線接続ピン５１を経由して図示しな
い種々の負荷に向けて信号が出力される。また、パワー
デバイス７２のモニタ信号出力端子２７１〜２７４は、
それぞれ出力端子２６１′〜２６４′から正規の電力が
出力されたか否かを示すモニタ信号が出力される端子で
あり、これらモニタ信号出力端子２７１〜２７４は制御
デバイス７■のそれぞれ並列信号入力端子１７１〜１７
４と接続されている。

このように回路を構成したことにより、制御用コンピュ
ータから直列信号入出力用コンタクト４４、端子１４４
′を経由して入力された信号が制御デバイス７１、パワ
ーデバイス７２、および端子１５１ａを経由して各負荷
に出力されるとともに、これらの負荷に正常に電力が供
給されたか否かがパワーデバイス７２、制御デバイス７
１、端子１４４　’　、直列信号入出力用コンタクト４
４を経由して制御用コンピュータに通知される。

尚、第１図に示したコネクタ１０内に第６図に示した回
路を内蔵すると、電線接続ピン５１はコネクタ１０から
出力される信号のみを取扱うことになるが、たとえば第
６図の制御デバイス７１の並列信号入力端子１７１〜１
７４と端子１５１とを直接接続すること等により、コネ
クタ１０の外部から電線接続ピン５１を経由して入力す
る入力信号を取扱うことももできる。

また、本発明のコネクタＩＯに内蔵する電子回路は第４
図、第６図に示した回路構成を有するもののほか種々に
構成できることはいうまでもない。

ただし、内蔵される電子回路を集積化してコネクタ全体
をより小型にすることが望ましい。

（発明の効果）以上詳細に説明したように、本発明のコネクタは、クロ
ック入力用コンタクトから入力されるクロックと同期し
て、直列信号入出力用コンタクトと多数の電線接続ピン
とを順次電気的に接続する電子回路をハウジング内に内
蔵したため、少ない本数のコンタクトで多数の互いに異
なった信号を伝達することができる。コンタクトの数を
極端に減らすことができるため、コネクタの構造が簡単
となり故障の減少、コネクタの小型、コネクタの嵌合、
取外しの容易さ、コストダウン、ノイズ防止等に結びつ
けることができる。

また、上記電子回路を複数の同型の半導体集積回路を用
いて構成することにより、電線接続ピンの数の異なるコ
ネクタにも該回路を適用することができ、該回路が非常
に汎用性の有するものとなる。また回路が集積化されて
いるため、コネクタ全体をいっそう小型化することがで
きる。

【図面の簡単な説明】

第１図は本発明の一実施例に係るコネクタ１０と該コネ
クタと組合う他のコネクタとを示した斜視図、第２図は第１図に示したプリント基板７０を取り出して
示した斜視図、第３図はプリント基板７０の裏面を示した斜視図、第４
図は第１図、第２図に示した制御デバイス７１の内部の
回路構成の一例を示した回路図、第５図は第４図に示す
回路の動作を示すタイミングチャート、第６図は第１図に示すコネクタ１０に内蔵された多数の
制御デバイス７１と多数のパワーデバイス７２のうち各
１つを取り出してその接続関係を示した回路図の一例、第７Ａ図、第７Ｂ図は従来のコネクタにおいて用いられ
ていたコネクタと電線との接続方法を示した図である。１０．２０・・・コネクタ　　　３０・・・ケーブル３
１〜３８・・・電線５１・・・電線接続ピン７０．８０プリント基板７１・・・半導体集積回路７２・・・パワーデバイス１４３・・・クロック入力端子１４４・・・直列信号入出力端子１５１〜１５６・・・アドレス設定端子１８１〜１６４
・・・並列信号出力端子１７１〜１７４・・・並列信号
入力端子４１〜４７・・・コンタクト６０・・・ハウジング（制御デバイス）

Claims

【特許請求の範囲】

（１）一本のクロック入力用コンタクトと一本の直列信
号入出力用コンタクトとを有するコンタクト群（４１〜
４８）、多数の電線とそれぞれ接続される多数の電線接続ピン（
５１）、および前記クロック入力用コンタクトから入力されるクロック
と同期して、前記直列信号入出力用コンタクトと、前記
多数の電線接続ピンとを順次電気的に接続する電子回路
（７１、７２）をハウジング（６０）内に内蔵したこと
を特徴とするコネクタ。
（２）前記電子回路（７１、７２）が、複数の同型の半
導体集積回路（７１）を有しており、該各半導体集積回路（７１）が、前記クロック入力用コンタクトと接続されるクロック入
力端子（１４３）と、前記直列信号入出力用コンタクト
と接続される直列信号入出力端子（１４４）と、該半導
体集積回路のアドレスを外部設定するためのアドレス設
定端子（１５１〜１５６）と、該半導体集積回路（７１
）に並列的に信号を入力するための複数の並列信号入力
端子（１７１〜１７４）と、該半導体集積回路から並列
的に信号を出力するための複数の並列信号出力端子（１
６１〜１６４）とを備えるとともに、前記クロック入力
端子から入力されたクロックを計数する計数回路（Ｕ−
３、Ｕ−４、Ｕ−７）と、該計数回路の計数値と前記ア
ドレス端子（１５１〜１５６）から入力されたアドレス
信号とを比較して該半導体集積回路が選択されたことを
知る比較回路（Ｕ／５Ａ、Ｕ−６）と、該半導体集積回
路が選択された後所定数のクロックが入力される間に、
該クロックと同期して、前記複数の並列信号入力端子（
１７１〜１７４）から入力される並列信号を直列信号に
変換して前記直列信号入出力端子（１４４）から出力す
るとともに該直列信号入出力端子（１４４）から入力さ
れる直列信号を並列信号に変換して前記複数の並列信号
出力端子（１６１〜１６４）から出力する直並列変換回
路とを備えたことを特徴とする請求項１記載のコネクタ
。