JPH02129927A - Manufacture of surface channel type p-type mos-fet - Google Patents
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Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、ＭＯＳ ′を界効果トランゾスタ（ＭＯ３
Ｆｉｌｅｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉ８ｔｅｒ （
以下ＭＯ８ＦＥＴと略す。））の構成部である。ダート
電極に関する。DETAILED DESCRIPTION OF THE INVENTION (Industrial Application Field) The present invention uses MOS' as a field effect transistor (MO3).
Filed Effect Transi8ter (
Hereinafter, it will be abbreviated as MO8FET. )). Regarding dart electrodes.
（従来の技術）
ＶＬＳＩに使用されるＭＯＳＦＥＴは最近ますます微細
化され、サブミクロンチャネルの時代になってきた。(Prior Art) MOSFETs used in VLSI have recently become increasingly finer, and we have entered the era of submicron channels.
このＭＯＳＦＥＴの微細化のためｒ−）長はますます短
くなり、ショートチャネル効果、ホットキャリア効果等
の問題を生じるようになってきた。Due to the miniaturization of MOSFETs, the r-) length has become shorter and shorter, causing problems such as short channel effects and hot carrier effects.
従来、ＭＯＳＦＥＴとして、例えばＰチャネル型ＭＯ８
ＦＥＴがめる口
Ｐチャネル型ＭＯ８ＦＥＴとして、例えば炉ポリシリコ
ン層をダート電極とした。埋め込みチャネル型のＭＯＳ
ＦＥＴがあり、これまで広く用いられてきた。Conventionally, as a MOSFET, for example, P-channel type MO8
For example, a furnace polysilicon layer was used as a dirt electrode for a P-channel type MO8FET. Embedded channel MOS
There are FETs, which have been widely used so far.
しかし、ダート長が短くなるにつれて、Ｐ型ポリシリコ
ン層全ダート電極とした、表面チャネル型のＭＯＳＦＥ
Ｔの方がノぞンチスルー耐圧、ホットキャリア耐性の点
で、埋め込みチャネル型よりも優れていることがわかっ
てきた。However, as the dart length becomes shorter, the surface channel type MOSFE, in which the entire P-type polysilicon layer is used as a dart electrode,
It has been found that the T type is superior to the buried channel type in terms of trench-through withstand voltage and hot carrier resistance.
例えば、ホットキャリア耐性では、第３図（昭和６２年
秋季応物、１７ ｐ −Ｍ−５” Ｂｕｒｉｅｄ ／Ｓ
ｕｒ ｆａｃｅ −Ｃｈａｎｎｅ Ｉ ＰＭＯ８ＦＥＴ
の寿命比較、検討“の図２を参照。）からも分かるよう
に、トランジスタの寿命はいずれのｒ−）長においても
、表面チャネル型の方が２桁以上長いことがわかる。For example, for hot carrier resistance, Fig.
ur face -Channe I PMO8FET
As can be seen from the "Comparison and Study of Lifetimes" (see Figure 2), the lifespan of the surface channel type transistor is longer by more than two orders of magnitude at any r-) length.
このように従来の埋め込みチャネル型のＰ−ＭＯＳＦＥ
Ｔに対し、表面チャネル型のＰ−ＭＯＳＦＥＴが、短ゲ
ート長のＭＯＳＦＥＴに有効である。In this way, the conventional buried channel type P-MOSFE
For T, a surface channel type P-MOSFET is effective as a short gate length MOSFET.
（発明が解決しようとする課題）
しかしながら、上述した従来の表面チャネル型のＰ −
ＭＯＳ ＦＥ Ｔでは、Ｎ型Ｓｉ基板上に、ケ０−ト酸
化膜全形成し、その上にノンドープのポリシリコン層全
形成し、その後ノンドープのポリシリコン層の上にボロ
ン（以下Ｂ＋と略す。）またはフッ化ボロン（以下ＢＦ
２＋と略す。）をイオン注入して、Ｐ型ポリシリコンケ
°−ト電極を形成する。(Problems to be Solved by the Invention) However, the conventional surface channel type P −
In a MOS FET, a keto oxide film is entirely formed on an N-type Si substrate, a non-doped polysilicon layer is entirely formed thereon, and then boron (hereinafter abbreviated as B+) is placed on the non-doped polysilicon layer. ) or boron fluoride (hereinafter referred to as BF)
It is abbreviated as 2+. ) is ion-implanted to form a P-type polysilicon gate electrode.
このケ゛−ト電極のＰ型ポリシリコン層形成の際、注入
イオンとしてのＢ＋筐たはＢＦ２＋が、その後の熱処理
等で拡散し、ケ゛−ト酸化膜を通してＳｉ基板に突き抜
け、Ｖｒｂ （フラットバンド電圧）の変動等、素子特
性に影響を与えるという問題点があった。When forming the P-type polysilicon layer of this gate electrode, the B+ case or BF2+ as implanted ions diffuses during subsequent heat treatment, penetrates through the gate oxide film into the Si substrate, and increases Vrb (flat band voltage ), which affects the device characteristics.
この発明の目的は、上述した従来の問題点に鑑み、Ｐ型
ポリシリコンゲート電極形成時、注入イオンであるアク
セプタとしてのＢＦ２＋のドーズ量の範囲を具体的に明
示し、Ｐ型ポリシリコンゲート電極形成後の熱処理等で
拡散し、ダート酸化膜を通してＳｉ基板への注入イオン
の突き抜けることのない表面チャネル型のＰ−ＭＯＳＦ
ＥＴの製造方法を提供することにある。In view of the above-mentioned conventional problems, an object of the present invention is to specifically clarify the range of the dose of BF2+ as an acceptor, which is an implanted ion, when forming a P-type polysilicon gate electrode, and to A surface channel type P-MOSF that diffuses during heat treatment after formation and does not allow implanted ions to penetrate through the dirt oxide film into the Si substrate.
An object of the present invention is to provide a method for manufacturing ET.
（課りｋ解決するための手段）
この目的の達成を図るため、この発明の表面チャネル型
のＰ −ＭＯＳ ＦＥＴの製造方法は、Ｎ型Ｓｉ基板上
に、ダート酸化膜を形成する工程と、
前記ｒ−）酸化膜上にノンドープポリシリコン層を形成
する工程と、
前記ノンドープポリシリコン層て注入イオンでアルＢＦ
２＋（７） ）’−Ｘ” 量’ｘ １．０Ｘ１０１４〜
１．０Ｘ１０１５ｉ２でイオン注入し、Ｐ型ポリシリコ
ン層を形成する工程と、
前記Ｐ型ポリシリコン層ヲ・母ターニングし：Ｐ型ポリ
シリコン電極を形成する工程と、前記Ｐ型ポリシリコン
電極の表面と前記Ｎ郭ｉ基板表面に熱酸化処理し、前記
Ｐ型ポリシリコン電極の表面にイオン注入阻止層を形成
する工程と、前記Ｎ型Ｓｉ基板の表面にアクセグタイオ
ンを添加し、ソース領域及びドレイン領域を形成する工
程とを有すること全特徴とする。(Means for Solving Impositions) In order to achieve this objective, the method for manufacturing a surface channel type P-MOS FET of the present invention includes the steps of forming a dirt oxide film on an N-type Si substrate; r-) forming a non-doped polysilicon layer on the oxide film;
2+(7) )'-X"Quantity'x 1.0X1014~
A step of ion-implanting with 1.0×1015i2 to form a P-type polysilicon layer, a step of turning the P-type polysilicon layer to form a P-type polysilicon electrode, and a step of forming a P-type polysilicon electrode on the surface of the P-type polysilicon electrode. and a step of thermally oxidizing the surface of the N-type Si substrate to form an ion implantation blocking layer on the surface of the P-type polysilicon electrode, and adding accessor ions to the surface of the N-type Si substrate to form a source region and and forming a drain region.
（作 用〕
この発明の表面チャネル型のＰ−ＭＯＳＦＥＴの製造方
法によれば、ノンドープのポリシリコン層の上にＢＦ２
＋ｉイオン注入して、Ｐ型ポリシリコンゲート電極を形
成する際、前記イオン注入において、注入イオンである
ＢＦ２＋のドーズ量１ｋ１．０× １０”〜１．０Ｘ１
０ ｔＭとしたことによって、Ｐ型ポリシリコンｒ−
）電極形成後の熱処理等で拡散し、ｙ −ト酸化膜全通
してＳｉ基板への注入イオンの突き抜けることのない表
面チャネル型のＰ−ＭＯＳＦＥＴ ｉ形成することがで
きる。(Function) According to the method for manufacturing a surface channel type P-MOSFET of the present invention, BF2 is formed on a non-doped polysilicon layer.
When forming a P-type polysilicon gate electrode by +i ion implantation, the dose of BF2+, which is the implanted ion, is 1k1.0×10” to 1.0×1 in the ion implantation.
By setting it to 0 tM, P-type polysilicon r-
) A surface channel type P-MOSFET can be formed in which ions do not penetrate through the entire Y-oxide film and are implanted into the Si substrate by diffusing through heat treatment after electrode formation.
（実施例）
以下、図面を参照して、この発明の実施例につき説明す
る。尚、以下の実施例で参照する図面は、この発明の理
解が容易となる程度に概略的に示しであるに過ぎず、こ
の発明は、これら図示例にのみ限定されるものではない
ことを理解されたい。(Embodiments) Hereinafter, embodiments of the present invention will be described with reference to the drawings. It should be noted that the drawings referred to in the following examples are merely schematic illustrations to facilitate understanding of the present invention, and it should be understood that the present invention is not limited only to these illustrated examples. I want to be
第１図（ａ）〜（ｆ）は、この発明の詳細な説明する為
のＰ型ポリシリコンｒ−ト電極形成の工程断面図である
。FIGS. 1(a) to 1(f) are cross-sectional views showing the process of forming a P-type polysilicon r-t electrode for explaining the present invention in detail.
先ず、Ｎ型Ｓｉ基板１上に、ケ゛−ト酸化膜２ヲ１５ｎ
ｍ形成する（第１図（ａ））。First, a gate oxide film 2 (15nm) is formed on an N-type Si substrate 1.
m is formed (Fig. 1(a)).
その上にノンドープのポリシリコン層３を形成する（第
１図（ｂ））。A non-doped polysilicon layer 3 is formed thereon (FIG. 1(b)).
次にノンドープのポリシリコン層３の上に、例えば注入
イオンとしてアクセプタであるＢＦ２”ｋ加速電圧４０
ｋｅｖ 、 ドーズ量ｉ１．０Ｘｌｏ ｃｍ
でイオン注入して、Ｐ型ポリンリコン層４′ｆ！ｃ形成
する（第１図（Ｃ））。Next, on the non-doped polysilicon layer 3, for example, the acceptor BF2''k acceleration voltage 40 is implanted as ions.
kev, dose i1.0Xlo cm
ion implantation to form a P-type polycondensate layer 4'f! c is formed (Fig. 1(C)).
その後、Ｐ型ポリシリコン層４をパターニングし、Ｐ型
ポリシリコンダート′成極５を形成する（第１図（ｄ）
） 。Thereafter, the P-type polysilicon layer 4 is patterned to form a P-type polysilicon dart' polarization 5 (see FIG. 1(d)).
).
それから、Ｐ型ポリシリコンケ゛−ト電極５とＮ型Ｓ１
基板１に対して、熱酸化温度を８５０℃、熱酸化時間ｆ
ｔ１４分とした熱酸化処理を行う。これにより、一方の
Ｎ型Ｓｉ基板１表面には約２０ｎｍの酸化膜６が形成し
、他方のＰ型ポリシリコンダート電極５０表面には約５
０ ｎｍの酸化膜６が形成する。Then, P type polysilicon gate electrode 5 and N type S1
For substrate 1, the thermal oxidation temperature was 850°C and the thermal oxidation time was f.
A thermal oxidation treatment is performed for t14 minutes. As a result, an approximately 20 nm thick oxide film 6 is formed on the surface of one N-type Si substrate 1, and approximately 5 nm thick is formed on the surface of the other P-type polysilicon dirt electrode 50.
An oxide film 6 of 0 nm is formed.
この酸化膜６の膜厚差は酸化速度の差であり、Ｎ型Ｓｉ
基板１表面の酸化膜に比べて、Ｐ型ポリシリコンケ・−
ト電極５の表面には厚く酸化膜がつ〈（第１図（ｅ）〕
。The difference in film thickness of this oxide film 6 is due to the difference in oxidation rate, and
Compared to the oxide film on the surface of the substrate 1, the P-type polysilicon film is
There is a thick oxide film on the surface of the top electrode 5 (Fig. 1(e)).
.
次に、Ｐ型ポリシリコンｒ−ト電極５とＮ型Ｓｔ基板ｌ
に対して、Ｂ＋またはＢＦ’２＋等のアクセグタイオン
を添加する。Ｐ型ポリシリコンダート電極５の表面に形
成された酸化膜は厚いのでイオン注入阻止層として働き
、Ｎ型Ｓｉ基板１表面に形成された酸化膜は薄いので、
そのままアクセグタイオンは添加される。これによって
、Ｐ型ポリシリコンゲート電極５に影響せずに、ソース
領域７ａ及びドレイン領域７ｂ’ｉＮ型Ｓｉ基板１表面
に形成することができる（第１図（ｆ））。Next, the P-type polysilicon r-to electrode 5 and the N-type St substrate l
To this, an accelerator ion such as B+ or BF'2+ is added. The oxide film formed on the surface of the P-type polysilicon dirt electrode 5 is thick and acts as an ion implantation blocking layer, while the oxide film formed on the surface of the N-type Si substrate 1 is thin.
The accession ion is added as is. Thereby, the source region 7a and the drain region 7b' can be formed on the surface of the N-type Si substrate 1 without affecting the P-type polysilicon gate electrode 5 (FIG. 1(f)).
以上、説明した表面チャネル型のＰ−ＭＯＳＦＥＴにお
ける、Ｐ型ポリシリコンヶ゛−トホ極５形成の工程は、
従来から広く用いられている。しかしこの発明の特徴と
するところは、Ｐ型ポリシリコンケ゛−ト電極５形成時
のＢＦ’２＋のドーズ量にある。The process of forming the P-type polysilicon electrode 5 in the surface channel type P-MOSFET described above is as follows:
It has been widely used for a long time. However, the feature of this invention lies in the dose of BF'2+ when forming the P-type polysilicon gate electrode 5.
ドーズ量に着目した理由は、注入イオンとしてのＢＦ２
＋が、Ｐ型ポリシリコンヶ゛−ト電極５形成後の熱処理
等で拡散し、ケ゛−ト酸化膜２を通してＳｉ基基板へ突
き抜けるため、トランゾスタの素子特性に大きな影響金
与えると考えたからである。The reason why we focused on the dose is that BF2 as implanted ions
This is because + diffuses during heat treatment after forming the P-type polysilicon gate electrode 5 and penetrates through the gate oxide film 2 to the Si-based substrate, which is considered to have a large influence on the element characteristics of the transistor.
ド−ズ量に関する実験結果を第２図に示した。The experimental results regarding the dose amount are shown in FIG.
実験内容は、Ｐ型Ｓｔ基板全用いてＭＯＳキヤ・ぞシタ
（第１図（ｄ）の構造と同じである。）を作成する。The content of the experiment is to create a MOS capacitor (same structure as shown in FIG. 1(d)) using all P-type St substrates.
前記ＭＯＳキヤ・ぞシタばＭＯＳＦＥＴのダート酸化膜
として一般的に用いられている１ ０ ｎｍと１５ ｎ
ｍＯものを用意した。そしてＰ型ポリシリコンゲート電
極形成状況を仮定し、ＢＦ２＋のド−ズ量を増やしてい
った時の前記ＭＯＳキヤ／？ンタのフラットバンド電圧
（Ｖｆｂ ）の変化？調べたものである。10 nm and 15 nm are commonly used as the dirt oxide film of the above-mentioned MOS transistor MOSFET.
A mO sample was prepared. Assuming the formation of a P-type polysilicon gate electrode, when the BF2+ dose is increased, the MOS carrier/? Changes in the flat band voltage (Vfb) of the printer? This is what I researched.
第２図の実験結果より、ＢＦ２＋のドーズ量が１．０Ｘ
１０ ｃｍ までは、フラットバンド電圧がほとん
ど変化せず、１．０Ｘ１０ ｃｍ ｆ越えると急激
にフラットバンド電圧が増大している。この増大の原因
はＰ型ポリシリコン層中のＢＦ２＋がケ゛−ト酸化膜を
通してＰ型Ｓｉ基板へ突き抜けるためである。フラット
バンド電圧とダート酸化膜厚の関係は、ダート酸化膜厚
が薄くなればなるほど、フラットバンド電圧は大きくな
る。これは、明らかにケ０−ト酸化膜厚が薄くなるほど
、ＢＦ２がダート酸化膜を通してＰ型Ｓｉ基板へ突き抜
は易くなるためだと考えられる。From the experimental results shown in Figure 2, the dose of BF2+ is 1.0X.
Up to 10 cm f, the flat band voltage hardly changes, and when it exceeds 1.0×10 cm f, the flat band voltage increases rapidly. The reason for this increase is that BF2+ in the P-type polysilicon layer penetrates into the P-type Si substrate through the gate oxide film. Regarding the relationship between flat band voltage and dart oxide film thickness, the thinner the dirt oxide film thickness is, the larger the flat band voltage becomes. This is apparently because the thinner the dirt oxide film is, the easier it is for BF2 to penetrate through the dirt oxide film into the P-type Si substrate.
従って、上述の実験結果より、良好な表面チャネル型の
Ｐ −ＭＯＳ ＦＥＴのＰ型ポリシリコンゲート電極形
成に際しては、注入イオンであるＢＦ２のドーズ量を１
．０×１０１４〜１．０× １０１５ｃｍ−２の範囲内
にすれば良いことがわかった。Therefore, from the above experimental results, when forming a good P-type polysilicon gate electrode of a surface channel type P-MOS FET, the dose of implanted BF2 should be reduced to 1.
．． It was found that it is sufficient to set it within the range of 0x1014 to 1.0x1015 cm-2.
さらに、Ｐ−ト抵抗低減のためＰ型ポリシリコン層上に
、例えばシリサイドであるＷＳｉｉ形成し、ポリサイド
°ゲートとしても同様の効果が期待できる。Further, in order to reduce the P-type resistance, WSii, which is silicide, for example, is formed on the P-type polysilicon layer, and the same effect can be expected as a polycide gate.
（発明の効果）
上述した説明からも明らかなように、この発明の表面チ
ャネル型のＰ−ＭＯＳＦＥＴの製造方法によれば、Ｐ型
ポリシリコンケ゛−ト電極形成時のイオン注入において
、注入イオンであるＢＦ’２＋のト°−ズ量を１．０ｘ
ｌＯ〜１．ＱＸｌＯａｎ とした。これによって、Ｐ
型ポリシリコンｒ−）電極形成後の熱処理等で拡散し、
ダート酸化膜全通してＳｔ基板への注入イオンの突き抜
けることのない良好な表面チャネル型のｐ−ＭＯＳＦＥ
Ｔ ’ｅ影形成ることが期待できる。(Effects of the Invention) As is clear from the above description, according to the method for manufacturing a surface channel type P-MOSFET of the present invention, during the ion implantation during the formation of the P-type polysilicon gate electrode, BF, which is the implanted ion, is '2+ toes amount 1.0x
lO~1. It was set as QXlOan. By this, P
type polysilicon r-) diffused by heat treatment etc. after electrode formation,
Good surface channel type p-MOSFE in which ions implanted into the St substrate do not penetrate through the entire dirt oxide film.
It is expected that T'e shadow will be formed.
第１図（、）〜（ｆ）は、この発明の詳細な説明する為
のＰ型ポリシリコンゲート電極形成の工程折面図、
ｉ２図１ｊＢＦ２のドーズ量−フラットバンド電圧グラ
フ、
第３図はｒ−ト長−トランジスタ寿命グラフである。
１・・・Ｎ型Ｓｉ基板、２・・・ダート酸化膜、３・・
・ノンドーグのポリシリコン層、４・・・Ｐ型ポリシリ
コン層、５・・・Ｐ型ポリシリコンダート電極、６・・
・酸化膜、７ａ・・・ソース領域、７ｂ・・・ドレイン
領域。Figures 1(,) to (f) are cross-sectional views of the process of forming a P-type polysilicon gate electrode for explaining the details of the present invention, Figure 3 is a graph of dose vs. flat band voltage of BF2. It is a graph of r-t length-transistor life. 1... N-type Si substrate, 2... dirt oxide film, 3...
・Non-dawg polysilicon layer, 4... P-type polysilicon layer, 5... P-type polysilicon dirt electrode, 6...
- Oxide film, 7a...source region, 7b...drain region.
Claims (1)
膜上にノンドープポリシリコン層を形成する工程と、 前記ノンドープポリシリコン層に注入イオンであるＢＦ
＿２＾＋のドーズ量を１．０×１０＾１＾４〜１．０×
１０＾１＾５ｃｍ＾−＾２でイオン注入し、Ｐ型ポリシ
リコン層を形成する工程と、 前記Ｐ型ポリシリコン層をパターニングし、Ｐ型ポリシ
リコン電極を形成する工程と、 前記Ｐ型ポリシリコン電極の表面と前記Ｎ型Ｓｉ基板表
面に熱酸化処理し、前記Ｐ型ポリシリコン電極の表面に
イオン注入阻止層を形成する工程と、前記Ｎ型Ｓｉ基板
の表面にアクセプタイオンを添加し、ソース領域及びド
レイン領域を形成する工程とを有する表面チャネル型の
Ｐ−ＭＯＳＦＥＴの製造方法。[Claims] A step of forming an oxide film on an N-type Si substrate, a step of forming a non-doped polysilicon layer on the oxide film, and a step of implanting BF ions into the non-doped polysilicon layer.
_2^+ dose amount 1.0x10^1^4~1.0x
A step of performing ion implantation at 10^1^5 cm^-^2 to form a P-type polysilicon layer; A step of patterning the P-type polysilicon layer to form a P-type polysilicon electrode; A step of thermally oxidizing the surface of the silicon electrode and the surface of the N-type Si substrate, forming an ion implantation blocking layer on the surface of the P-type polysilicon electrode, and adding acceptor ions to the surface of the N-type Si substrate, 1. A method for manufacturing a surface channel type P-MOSFET, comprising a step of forming a source region and a drain region.
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|---|---|---|---|
| JP28127188A JPH02129927A (en) | 1988-11-09 | 1988-11-09 | Manufacture of surface channel type p-type mos-fet |
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|---|---|---|---|
| JP28127188A JPH02129927A (en) | 1988-11-09 | 1988-11-09 | Manufacture of surface channel type p-type mos-fet |
Publications (1)
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|---|---|
| JPH02129927A true JPH02129927A (en) | 1990-05-18 |
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| JP28127188A Pending JPH02129927A (en) | 1988-11-09 | 1988-11-09 | Manufacture of surface channel type p-type mos-fet |
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| Country | Link |
|---|---|
| JP (1) | JPH02129927A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0908947A2 (en) * | 1997-09-29 | 1999-04-14 | Matsushita Electronics Corporation | Method for fabricating semiconductor device with pMIS transistor |
| JPH11163345A (en) * | 1997-09-29 | 1999-06-18 | Matsushita Electron Corp | Manufacture of semiconductor device |
-
1988
- 1988-11-09 JP JP28127188A patent/JPH02129927A/en active Pending
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