JPH02129927A - 表面チャネル型のｐ−ｍｏｓｆｅｔの製造方法 - Google Patents
表面チャネル型のｐ−ｍｏｓｆｅｔの製造方法Info
- Publication number
- JPH02129927A JPH02129927A JP28127188A JP28127188A JPH02129927A JP H02129927 A JPH02129927 A JP H02129927A JP 28127188 A JP28127188 A JP 28127188A JP 28127188 A JP28127188 A JP 28127188A JP H02129927 A JPH02129927 A JP H02129927A
- Authority
- JP
- Japan
- Prior art keywords
- type
- oxide film
- substrate
- ions
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 52
- 239000000758 substrate Substances 0.000 claims abstract description 26
- 150000002500 ions Chemical class 0.000 claims abstract description 22
- 238000000034 method Methods 0.000 claims abstract description 9
- 229920005591 polysilicon Polymers 0.000 claims description 47
- 238000005468 ion implantation Methods 0.000 claims description 8
- 230000000903 blocking effect Effects 0.000 claims description 3
- 230000001590 oxidative effect Effects 0.000 claims description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims 1
- 238000000059 patterning Methods 0.000 claims 1
- 229910052710 silicon Inorganic materials 0.000 claims 1
- 239000010703 silicon Substances 0.000 claims 1
- 239000000370 acceptor Substances 0.000 abstract 1
- 238000007669 thermal treatment Methods 0.000 abstract 1
- 230000015572 biosynthetic process Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 238000010438 heat treatment Methods 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 229910015900 BF3 Inorganic materials 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229930194542 Keto Natural products 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- WTEOIRVLGSZEPR-UHFFFAOYSA-N boron trifluoride Chemical compound FB(F)F WTEOIRVLGSZEPR-UHFFFAOYSA-N 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 125000000468 ketone group Chemical group 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 210000003371 toe Anatomy 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、ＭＯＳ ′を界効果トランゾスタ（ＭＯ３
Ｆｉｌｅｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉ８ｔｅｒ （
以下ＭＯ８ＦＥＴと略す。））の構成部である。ダート
電極に関する。
Ｆｉｌｅｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉ８ｔｅｒ （
以下ＭＯ８ＦＥＴと略す。））の構成部である。ダート
電極に関する。
（従来の技術）
ＶＬＳＩに使用されるＭＯＳＦＥＴは最近ますます微細
化され、サブミクロンチャネルの時代になってきた。
化され、サブミクロンチャネルの時代になってきた。
このＭＯＳＦＥＴの微細化のためｒ−）長はますます短
くなり、ショートチャネル効果、ホットキャリア効果等
の問題を生じるようになってきた。
くなり、ショートチャネル効果、ホットキャリア効果等
の問題を生じるようになってきた。
従来、ＭＯＳＦＥＴとして、例えばＰチャネル型ＭＯ８
ＦＥＴがめる口 Ｐチャネル型ＭＯ８ＦＥＴとして、例えば炉ポリシリコ
ン層をダート電極とした。埋め込みチャネル型のＭＯＳ
ＦＥＴがあり、これまで広く用いられてきた。
ＦＥＴがめる口 Ｐチャネル型ＭＯ８ＦＥＴとして、例えば炉ポリシリコ
ン層をダート電極とした。埋め込みチャネル型のＭＯＳ
ＦＥＴがあり、これまで広く用いられてきた。
しかし、ダート長が短くなるにつれて、Ｐ型ポリシリコ
ン層全ダート電極とした、表面チャネル型のＭＯＳＦＥ
Ｔの方がノぞンチスルー耐圧、ホットキャリア耐性の点
で、埋め込みチャネル型よりも優れていることがわかっ
てきた。
ン層全ダート電極とした、表面チャネル型のＭＯＳＦＥ
Ｔの方がノぞンチスルー耐圧、ホットキャリア耐性の点
で、埋め込みチャネル型よりも優れていることがわかっ
てきた。
例えば、ホットキャリア耐性では、第３図（昭和６２年
秋季応物、１７ ｐ −Ｍ−５” Ｂｕｒｉｅｄ ／Ｓ
ｕｒ ｆａｃｅ −Ｃｈａｎｎｅ Ｉ ＰＭＯ８ＦＥＴ
の寿命比較、検討“の図２を参照。）からも分かるよう
に、トランジスタの寿命はいずれのｒ−）長においても
、表面チャネル型の方が２桁以上長いことがわかる。
秋季応物、１７ ｐ −Ｍ−５” Ｂｕｒｉｅｄ ／Ｓ
ｕｒ ｆａｃｅ −Ｃｈａｎｎｅ Ｉ ＰＭＯ８ＦＥＴ
の寿命比較、検討“の図２を参照。）からも分かるよう
に、トランジスタの寿命はいずれのｒ−）長においても
、表面チャネル型の方が２桁以上長いことがわかる。
このように従来の埋め込みチャネル型のＰ−ＭＯＳＦＥ
Ｔに対し、表面チャネル型のＰ−ＭＯＳＦＥＴが、短ゲ
ート長のＭＯＳＦＥＴに有効である。
Ｔに対し、表面チャネル型のＰ−ＭＯＳＦＥＴが、短ゲ
ート長のＭＯＳＦＥＴに有効である。
（発明が解決しようとする課題）
しかしながら、上述した従来の表面チャネル型のＰ −
ＭＯＳ ＦＥ Ｔでは、Ｎ型Ｓｉ基板上に、ケ０−ト酸
化膜全形成し、その上にノンドープのポリシリコン層全
形成し、その後ノンドープのポリシリコン層の上にボロ
ン（以下Ｂ＋と略す。）またはフッ化ボロン（以下ＢＦ
２＋と略す。）をイオン注入して、Ｐ型ポリシリコンケ
°−ト電極を形成する。
ＭＯＳ ＦＥ Ｔでは、Ｎ型Ｓｉ基板上に、ケ０−ト酸
化膜全形成し、その上にノンドープのポリシリコン層全
形成し、その後ノンドープのポリシリコン層の上にボロ
ン（以下Ｂ＋と略す。）またはフッ化ボロン（以下ＢＦ
２＋と略す。）をイオン注入して、Ｐ型ポリシリコンケ
°−ト電極を形成する。
このケ゛−ト電極のＰ型ポリシリコン層形成の際、注入
イオンとしてのＢ＋筐たはＢＦ２＋が、その後の熱処理
等で拡散し、ケ゛−ト酸化膜を通してＳｉ基板に突き抜
け、Ｖｒｂ （フラットバンド電圧）の変動等、素子特
性に影響を与えるという問題点があった。
イオンとしてのＢ＋筐たはＢＦ２＋が、その後の熱処理
等で拡散し、ケ゛−ト酸化膜を通してＳｉ基板に突き抜
け、Ｖｒｂ （フラットバンド電圧）の変動等、素子特
性に影響を与えるという問題点があった。
この発明の目的は、上述した従来の問題点に鑑み、Ｐ型
ポリシリコンゲート電極形成時、注入イオンであるアク
セプタとしてのＢＦ２＋のドーズ量の範囲を具体的に明
示し、Ｐ型ポリシリコンゲート電極形成後の熱処理等で
拡散し、ダート酸化膜を通してＳｉ基板への注入イオン
の突き抜けることのない表面チャネル型のＰ−ＭＯＳＦ
ＥＴの製造方法を提供することにある。
ポリシリコンゲート電極形成時、注入イオンであるアク
セプタとしてのＢＦ２＋のドーズ量の範囲を具体的に明
示し、Ｐ型ポリシリコンゲート電極形成後の熱処理等で
拡散し、ダート酸化膜を通してＳｉ基板への注入イオン
の突き抜けることのない表面チャネル型のＰ−ＭＯＳＦ
ＥＴの製造方法を提供することにある。
（課りｋ解決するための手段）
この目的の達成を図るため、この発明の表面チャネル型
のＰ −ＭＯＳ ＦＥＴの製造方法は、Ｎ型Ｓｉ基板上
に、ダート酸化膜を形成する工程と、 前記ｒ−）酸化膜上にノンドープポリシリコン層を形成
する工程と、 前記ノンドープポリシリコン層て注入イオンでアルＢＦ
２＋（７） ）’−Ｘ” 量’ｘ １．０Ｘ１０１４〜
１．０Ｘ１０１５ｉ２でイオン注入し、Ｐ型ポリシリコ
ン層を形成する工程と、 前記Ｐ型ポリシリコン層ヲ・母ターニングし：Ｐ型ポリ
シリコン電極を形成する工程と、前記Ｐ型ポリシリコン
電極の表面と前記Ｎ郭ｉ基板表面に熱酸化処理し、前記
Ｐ型ポリシリコン電極の表面にイオン注入阻止層を形成
する工程と、前記Ｎ型Ｓｉ基板の表面にアクセグタイオ
ンを添加し、ソース領域及びドレイン領域を形成する工
程とを有すること全特徴とする。
のＰ −ＭＯＳ ＦＥＴの製造方法は、Ｎ型Ｓｉ基板上
に、ダート酸化膜を形成する工程と、 前記ｒ−）酸化膜上にノンドープポリシリコン層を形成
する工程と、 前記ノンドープポリシリコン層て注入イオンでアルＢＦ
２＋（７） ）’−Ｘ” 量’ｘ １．０Ｘ１０１４〜
１．０Ｘ１０１５ｉ２でイオン注入し、Ｐ型ポリシリコ
ン層を形成する工程と、 前記Ｐ型ポリシリコン層ヲ・母ターニングし：Ｐ型ポリ
シリコン電極を形成する工程と、前記Ｐ型ポリシリコン
電極の表面と前記Ｎ郭ｉ基板表面に熱酸化処理し、前記
Ｐ型ポリシリコン電極の表面にイオン注入阻止層を形成
する工程と、前記Ｎ型Ｓｉ基板の表面にアクセグタイオ
ンを添加し、ソース領域及びドレイン領域を形成する工
程とを有すること全特徴とする。
（作 用〕
この発明の表面チャネル型のＰ−ＭＯＳＦＥＴの製造方
法によれば、ノンドープのポリシリコン層の上にＢＦ２
＋ｉイオン注入して、Ｐ型ポリシリコンゲート電極を形
成する際、前記イオン注入において、注入イオンである
ＢＦ２＋のドーズ量１ｋ１．０× １０”〜１．０Ｘ１
０ ｔＭとしたことによって、Ｐ型ポリシリコンｒ−
）電極形成後の熱処理等で拡散し、ｙ −ト酸化膜全通
してＳｉ基板への注入イオンの突き抜けることのない表
面チャネル型のＰ−ＭＯＳＦＥＴ ｉ形成することがで
きる。
法によれば、ノンドープのポリシリコン層の上にＢＦ２
＋ｉイオン注入して、Ｐ型ポリシリコンゲート電極を形
成する際、前記イオン注入において、注入イオンである
ＢＦ２＋のドーズ量１ｋ１．０× １０”〜１．０Ｘ１
０ ｔＭとしたことによって、Ｐ型ポリシリコンｒ−
）電極形成後の熱処理等で拡散し、ｙ −ト酸化膜全通
してＳｉ基板への注入イオンの突き抜けることのない表
面チャネル型のＰ−ＭＯＳＦＥＴ ｉ形成することがで
きる。
（実施例）
以下、図面を参照して、この発明の実施例につき説明す
る。尚、以下の実施例で参照する図面は、この発明の理
解が容易となる程度に概略的に示しであるに過ぎず、こ
の発明は、これら図示例にのみ限定されるものではない
ことを理解されたい。
る。尚、以下の実施例で参照する図面は、この発明の理
解が容易となる程度に概略的に示しであるに過ぎず、こ
の発明は、これら図示例にのみ限定されるものではない
ことを理解されたい。
第１図（ａ）〜（ｆ）は、この発明の詳細な説明する為
のＰ型ポリシリコンｒ−ト電極形成の工程断面図である
。
のＰ型ポリシリコンｒ−ト電極形成の工程断面図である
。
先ず、Ｎ型Ｓｉ基板１上に、ケ゛−ト酸化膜２ヲ１５ｎ
ｍ形成する（第１図（ａ））。
ｍ形成する（第１図（ａ））。
その上にノンドープのポリシリコン層３を形成する（第
１図（ｂ））。
１図（ｂ））。
次にノンドープのポリシリコン層３の上に、例えば注入
イオンとしてアクセプタであるＢＦ２”ｋ加速電圧４０
ｋｅｖ 、 ドーズ量ｉ１．０Ｘｌｏ ｃｍ
でイオン注入して、Ｐ型ポリンリコン層４′ｆ！ｃ形成
する（第１図（Ｃ））。
イオンとしてアクセプタであるＢＦ２”ｋ加速電圧４０
ｋｅｖ 、 ドーズ量ｉ１．０Ｘｌｏ ｃｍ
でイオン注入して、Ｐ型ポリンリコン層４′ｆ！ｃ形成
する（第１図（Ｃ））。
その後、Ｐ型ポリシリコン層４をパターニングし、Ｐ型
ポリシリコンダート′成極５を形成する（第１図（ｄ）
） 。
ポリシリコンダート′成極５を形成する（第１図（ｄ）
） 。
それから、Ｐ型ポリシリコンケ゛−ト電極５とＮ型Ｓ１
基板１に対して、熱酸化温度を８５０℃、熱酸化時間ｆ
ｔ１４分とした熱酸化処理を行う。これにより、一方の
Ｎ型Ｓｉ基板１表面には約２０ｎｍの酸化膜６が形成し
、他方のＰ型ポリシリコンダート電極５０表面には約５
０ ｎｍの酸化膜６が形成する。
基板１に対して、熱酸化温度を８５０℃、熱酸化時間ｆ
ｔ１４分とした熱酸化処理を行う。これにより、一方の
Ｎ型Ｓｉ基板１表面には約２０ｎｍの酸化膜６が形成し
、他方のＰ型ポリシリコンダート電極５０表面には約５
０ ｎｍの酸化膜６が形成する。
この酸化膜６の膜厚差は酸化速度の差であり、Ｎ型Ｓｉ
基板１表面の酸化膜に比べて、Ｐ型ポリシリコンケ・−
ト電極５の表面には厚く酸化膜がつ〈（第１図（ｅ）〕
。
基板１表面の酸化膜に比べて、Ｐ型ポリシリコンケ・−
ト電極５の表面には厚く酸化膜がつ〈（第１図（ｅ）〕
。
次に、Ｐ型ポリシリコンｒ−ト電極５とＮ型Ｓｔ基板ｌ
に対して、Ｂ＋またはＢＦ’２＋等のアクセグタイオン
を添加する。Ｐ型ポリシリコンダート電極５の表面に形
成された酸化膜は厚いのでイオン注入阻止層として働き
、Ｎ型Ｓｉ基板１表面に形成された酸化膜は薄いので、
そのままアクセグタイオンは添加される。これによって
、Ｐ型ポリシリコンゲート電極５に影響せずに、ソース
領域７ａ及びドレイン領域７ｂ’ｉＮ型Ｓｉ基板１表面
に形成することができる（第１図（ｆ））。
に対して、Ｂ＋またはＢＦ’２＋等のアクセグタイオン
を添加する。Ｐ型ポリシリコンダート電極５の表面に形
成された酸化膜は厚いのでイオン注入阻止層として働き
、Ｎ型Ｓｉ基板１表面に形成された酸化膜は薄いので、
そのままアクセグタイオンは添加される。これによって
、Ｐ型ポリシリコンゲート電極５に影響せずに、ソース
領域７ａ及びドレイン領域７ｂ’ｉＮ型Ｓｉ基板１表面
に形成することができる（第１図（ｆ））。
以上、説明した表面チャネル型のＰ−ＭＯＳＦＥＴにお
ける、Ｐ型ポリシリコンヶ゛−トホ極５形成の工程は、
従来から広く用いられている。しかしこの発明の特徴と
するところは、Ｐ型ポリシリコンケ゛−ト電極５形成時
のＢＦ’２＋のドーズ量にある。
ける、Ｐ型ポリシリコンヶ゛−トホ極５形成の工程は、
従来から広く用いられている。しかしこの発明の特徴と
するところは、Ｐ型ポリシリコンケ゛−ト電極５形成時
のＢＦ’２＋のドーズ量にある。
ドーズ量に着目した理由は、注入イオンとしてのＢＦ２
＋が、Ｐ型ポリシリコンヶ゛−ト電極５形成後の熱処理
等で拡散し、ケ゛−ト酸化膜２を通してＳｉ基基板へ突
き抜けるため、トランゾスタの素子特性に大きな影響金
与えると考えたからである。
＋が、Ｐ型ポリシリコンヶ゛−ト電極５形成後の熱処理
等で拡散し、ケ゛−ト酸化膜２を通してＳｉ基基板へ突
き抜けるため、トランゾスタの素子特性に大きな影響金
与えると考えたからである。
ド−ズ量に関する実験結果を第２図に示した。
実験内容は、Ｐ型Ｓｔ基板全用いてＭＯＳキヤ・ぞシタ
（第１図（ｄ）の構造と同じである。）を作成する。
（第１図（ｄ）の構造と同じである。）を作成する。
前記ＭＯＳキヤ・ぞシタばＭＯＳＦＥＴのダート酸化膜
として一般的に用いられている１ ０ ｎｍと１５ ｎ
ｍＯものを用意した。そしてＰ型ポリシリコンゲート電
極形成状況を仮定し、ＢＦ２＋のド−ズ量を増やしてい
った時の前記ＭＯＳキヤ／？ンタのフラットバンド電圧
（Ｖｆｂ ）の変化？調べたものである。
として一般的に用いられている１ ０ ｎｍと１５ ｎ
ｍＯものを用意した。そしてＰ型ポリシリコンゲート電
極形成状況を仮定し、ＢＦ２＋のド−ズ量を増やしてい
った時の前記ＭＯＳキヤ／？ンタのフラットバンド電圧
（Ｖｆｂ ）の変化？調べたものである。
第２図の実験結果より、ＢＦ２＋のドーズ量が１．０Ｘ
１０ ｃｍ までは、フラットバンド電圧がほとん
ど変化せず、１．０Ｘ１０ ｃｍ ｆ越えると急激
にフラットバンド電圧が増大している。この増大の原因
はＰ型ポリシリコン層中のＢＦ２＋がケ゛−ト酸化膜を
通してＰ型Ｓｉ基板へ突き抜けるためである。フラット
バンド電圧とダート酸化膜厚の関係は、ダート酸化膜厚
が薄くなればなるほど、フラットバンド電圧は大きくな
る。これは、明らかにケ０−ト酸化膜厚が薄くなるほど
、ＢＦ２がダート酸化膜を通してＰ型Ｓｉ基板へ突き抜
は易くなるためだと考えられる。
１０ ｃｍ までは、フラットバンド電圧がほとん
ど変化せず、１．０Ｘ１０ ｃｍ ｆ越えると急激
にフラットバンド電圧が増大している。この増大の原因
はＰ型ポリシリコン層中のＢＦ２＋がケ゛−ト酸化膜を
通してＰ型Ｓｉ基板へ突き抜けるためである。フラット
バンド電圧とダート酸化膜厚の関係は、ダート酸化膜厚
が薄くなればなるほど、フラットバンド電圧は大きくな
る。これは、明らかにケ０−ト酸化膜厚が薄くなるほど
、ＢＦ２がダート酸化膜を通してＰ型Ｓｉ基板へ突き抜
は易くなるためだと考えられる。
従って、上述の実験結果より、良好な表面チャネル型の
Ｐ −ＭＯＳ ＦＥＴのＰ型ポリシリコンゲート電極形
成に際しては、注入イオンであるＢＦ２のドーズ量を１
．０×１０１４〜１．０× １０１５ｃｍ−２の範囲内
にすれば良いことがわかった。
Ｐ −ＭＯＳ ＦＥＴのＰ型ポリシリコンゲート電極形
成に際しては、注入イオンであるＢＦ２のドーズ量を１
．０×１０１４〜１．０× １０１５ｃｍ−２の範囲内
にすれば良いことがわかった。
さらに、Ｐ−ト抵抗低減のためＰ型ポリシリコン層上に
、例えばシリサイドであるＷＳｉｉ形成し、ポリサイド
°ゲートとしても同様の効果が期待できる。
、例えばシリサイドであるＷＳｉｉ形成し、ポリサイド
°ゲートとしても同様の効果が期待できる。
（発明の効果）
上述した説明からも明らかなように、この発明の表面チ
ャネル型のＰ−ＭＯＳＦＥＴの製造方法によれば、Ｐ型
ポリシリコンケ゛−ト電極形成時のイオン注入において
、注入イオンであるＢＦ’２＋のト°−ズ量を１．０ｘ
ｌＯ〜１．ＱＸｌＯａｎ とした。これによって、Ｐ
型ポリシリコンｒ−）電極形成後の熱処理等で拡散し、
ダート酸化膜全通してＳｔ基板への注入イオンの突き抜
けることのない良好な表面チャネル型のｐ−ＭＯＳＦＥ
Ｔ ’ｅ影形成ることが期待できる。
ャネル型のＰ−ＭＯＳＦＥＴの製造方法によれば、Ｐ型
ポリシリコンケ゛−ト電極形成時のイオン注入において
、注入イオンであるＢＦ’２＋のト°−ズ量を１．０ｘ
ｌＯ〜１．ＱＸｌＯａｎ とした。これによって、Ｐ
型ポリシリコンｒ−）電極形成後の熱処理等で拡散し、
ダート酸化膜全通してＳｔ基板への注入イオンの突き抜
けることのない良好な表面チャネル型のｐ−ＭＯＳＦＥ
Ｔ ’ｅ影形成ることが期待できる。
第１図（、）〜（ｆ）は、この発明の詳細な説明する為
のＰ型ポリシリコンゲート電極形成の工程折面図、 ｉ２図１ｊＢＦ２のドーズ量−フラットバンド電圧グラ
フ、 第３図はｒ−ト長−トランジスタ寿命グラフである。 １・・・Ｎ型Ｓｉ基板、２・・・ダート酸化膜、３・・
・ノンドーグのポリシリコン層、４・・・Ｐ型ポリシリ
コン層、５・・・Ｐ型ポリシリコンダート電極、６・・
・酸化膜、７ａ・・・ソース領域、７ｂ・・・ドレイン
領域。
のＰ型ポリシリコンゲート電極形成の工程折面図、 ｉ２図１ｊＢＦ２のドーズ量−フラットバンド電圧グラ
フ、 第３図はｒ−ト長−トランジスタ寿命グラフである。 １・・・Ｎ型Ｓｉ基板、２・・・ダート酸化膜、３・・
・ノンドーグのポリシリコン層、４・・・Ｐ型ポリシリ
コン層、５・・・Ｐ型ポリシリコンダート電極、６・・
・酸化膜、７ａ・・・ソース領域、７ｂ・・・ドレイン
領域。
Claims (1)
- 【特許請求の範囲】 Ｎ型Ｓｉ基板上に、酸化膜を形成する工程と、前記酸化
膜上にノンドープポリシリコン層を形成する工程と、 前記ノンドープポリシリコン層に注入イオンであるＢＦ
＿２＾＋のドーズ量を１．０×１０＾１＾４〜１．０×
１０＾１＾５ｃｍ＾−＾２でイオン注入し、Ｐ型ポリシ
リコン層を形成する工程と、 前記Ｐ型ポリシリコン層をパターニングし、Ｐ型ポリシ
リコン電極を形成する工程と、 前記Ｐ型ポリシリコン電極の表面と前記Ｎ型Ｓｉ基板表
面に熱酸化処理し、前記Ｐ型ポリシリコン電極の表面に
イオン注入阻止層を形成する工程と、前記Ｎ型Ｓｉ基板
の表面にアクセプタイオンを添加し、ソース領域及びド
レイン領域を形成する工程とを有する表面チャネル型の
Ｐ−ＭＯＳＦＥＴの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28127188A JPH02129927A (ja) | 1988-11-09 | 1988-11-09 | 表面チャネル型のｐ−ｍｏｓｆｅｔの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28127188A JPH02129927A (ja) | 1988-11-09 | 1988-11-09 | 表面チャネル型のｐ−ｍｏｓｆｅｔの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02129927A true JPH02129927A (ja) | 1990-05-18 |
Family
ID=17636746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28127188A Pending JPH02129927A (ja) | 1988-11-09 | 1988-11-09 | 表面チャネル型のｐ−ｍｏｓｆｅｔの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02129927A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0908947A2 (en) * | 1997-09-29 | 1999-04-14 | Matsushita Electronics Corporation | Method for fabricating semiconductor device with pMIS transistor |
| JPH11163345A (ja) * | 1997-09-29 | 1999-06-18 | Matsushita Electron Corp | 半導体装置の製造方法 |
-
1988
- 1988-11-09 JP JP28127188A patent/JPH02129927A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0908947A2 (en) * | 1997-09-29 | 1999-04-14 | Matsushita Electronics Corporation | Method for fabricating semiconductor device with pMIS transistor |
| JPH11163345A (ja) * | 1997-09-29 | 1999-06-18 | Matsushita Electron Corp | 半導体装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4597824A (en) | Method of producing semiconductor device | |
| KR100269061B1 (ko) | Mos소자를포함하는반도체장치및그제조방법 | |
| US6013546A (en) | Semiconductor device having a PMOS device with a source/drain region formed using a heavy atom p-type implant and method of manufacture thereof | |
| KR960035908A (ko) | 모스 전계효과 트랜지스터의 제조방법 | |
| JP2004508717A (ja) | 薄いゲート酸化物ＭＯＳＦＥＴｓでのゲート誘起ドレイン漏洩（ＧＩＤＬ）電流を減らす方法およびデバイス | |
| US5723356A (en) | Fabrication method for semiconductor device | |
| CN1125482C (zh) | 具有p+多晶硅栅极的金属氧化物半导体晶体管的制作方法 | |
| Shibata et al. | An optimally designed process for submicrometer MOSFET's | |
| KR100187729B1 (ko) | 균일한 두께를 갖는 고융점 금속 실리사이드 막의 형성 공정 | |
| US5972768A (en) | Method of manufacturing semiconductor device having low contact resistance | |
| US20030013245A1 (en) | Semiconductor device and method of fabricating the same | |
| JPH02129927A (ja) | 表面チャネル型のｐ−ｍｏｓｆｅｔの製造方法 | |
| JPH01259560A (ja) | 半導体集積回路装置 | |
| JPH02270335A (ja) | 半導体装置及びその製造方法 | |
| KR0137901B1 (ko) | Mos트랜지스터 반도체 장치 및 그의 제조방법 | |
| JPS62285470A (ja) | 半導体装置の製造方法 | |
| JPH0897422A (ja) | Ｍｏｓ型半導体装置の製造方法及びｍｏｓ型半導体装置 | |
| JP3145929B2 (ja) | 半導体装置の製造方法 | |
| JPH05102067A (ja) | 半導体装置の製造方法 | |
| JP2658848B2 (ja) | 半導体装置の製造方法 | |
| JPS62265765A (ja) | 半導体装置の製造方法 | |
| JPH02278867A (ja) | 相補型ｍｏｓ電界効果トランジスタ | |
| JPH0575045A (ja) | 半導体装置の製造方法 | |
| JPH0571189B2 (ja) | ||
| KR20040102417A (ko) | 피모스 소자 및 그 제조 방법 |