JPH02129962A

JPH02129962A - 読み出し専用メモリ

Info

Publication number: JPH02129962A
Application number: JP63281471A
Authority: JP
Inventors: Akira Nakagawara; 中川原　明
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1988-11-09
Filing date: 1988-11-09
Publication date: 1990-05-18

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はディプリーション型とエンハンスメント型のＭ
ＩＳトランジスタを組み合わせることによりデータが記
憶される読み出し専用メモリ（ＲＯＭ　；　Ｒｅａｄ　
０ｎｌｙ　Ｍｅｍｏｒｙ）に関する。

〔発明の概要］本発明は、直列接続されるＭＩＳトランジスタでメモリ
セルアレイが構成され、そのＭ［Ｓトランジスタはエン
ハンスメント型とディプリーション型の組合せからなる
読み出し専用メモリにおいて、メモリセルを構成するＭ
ＩＳトランジスタのうちエンハンスメント型のＭＩＳト
ランジスタの閾値電圧を、周辺回路のＭｌＳトランジス
タの閾値電圧よりも高くすることにより、貫通電流を防
止し、高速なアクセスタイムを実現するものである。

〔従来の技術〕

ディプリーション型ＭＯＳトランジスタとエンハンスメ
ント型ＭＯＳトランジスタを組み合わせることによりメ
モリセルアレイが構成され、それら各ＭＯＳトランジス
タが縦型に配置される読み出し専用メモリが知られてい
る。また、このような読み出し専用メモリには、共通出
力端子にプリチャージ回路のような電位供給手段が設け
られるものがあり、例えば特公昭６３−２９８３３号公
報に記載される技術が先行する技術として存在する。

第８図は、上記縦型のメモリセル（ＮＡＮＤ型）の構成
を示しており、端子８１は図示しないピント線に接続さ
れる。各ＭＯ３トランジスタは直列接続されており、選
択線ＸＩ、Ｘ２及びワードｌＸ０Ｉ〜ＸＯ８によって選
択される。図示の例では、選択線χ２やワード線ＸＯ２
，ＸＯ８をゲートとするトランジスタがディプリーショ
ン型ＭＯ３トランジスタであり、これらはノーマリオン
とされる。読み出しの際には、プリチャージ動作の後、
例えば選択線Ｘ１が高レベル（例えば電ａ電圧Ｖｃｃ）
とされ、これで当１亥メモリフ゛ロックが選択されたこ
とになる。そして、ワード線Ｘ０１〜ＸＯ８のうちの１
つが低レベル（例えば接地電圧ＧＮＤ）にされ、そのワ
ード線にかかるＭＯＳトランジスタがエンハンスメント
型ならば端子８１（すなわちビット線）の電圧に変化は
なく、ディプリーション型ならば端子８１の電位は接地
電圧ＧＮＤの方へ引っ張られる。すなわち、記憶されて
いたデータがビット線の電位変化となつて出現すること
になる。

〔発明が解決しようとする課題〕

ところが、上述の構造からなる読み出し専用メモリにお
いては、読み出しの際の成るトランジスタから次のトラ
ンジスタを選択する時に、貫通電流が流れるという問題
が生ずる。

これを読み出し時の波形図である第９図を参照しながら
説明する。信号Φはアドレス遷移検出回路（ＡＴＤ）か
らの信号であって、アドレス遷移時に立ち下がり、その
結果、バイアス回路によりビット線ｂｉｔ、ｂｉｔの電
位が引き上げられる。ここで、ディプリーション型のＭ
ＯＳトランジスタ（ワード１ＸＯ８）の次にエンハンス
メント型のＭＯＳトランジスタ（ワード線Ｘ０１）が選
択される場合を考えると、既に選択されていたワード綿
Ｘ０８の電位は接地電圧ＧＮＤレベル（例えばＯＶ）か
ら電源電圧Ｖｃｃレベル（例えば５Ｖ）になり、次の選
択にかかるワード線ＸＯＩの電位は電源電圧Ｖｃｃレベ
ルから接地電圧ＧＮＤレベルに変化する。この時、エン
ハンスメント型のＭＯＳトランジスタの閾値電圧Ｖｔｈ
（Ｅ）はＩＶ程度であるために、信号Φによってバイア
ス回路が作動した後も時刻ｔｏ＋まではワード線χ０１
にかかるＭＯＳ）ランジスクはオン状態になる。その結
果、ビット線から接地電圧ＧＮＤヘメモリセルブロック
を介して貫通電流が流れることになり、エンハンスメン
ト型ＭＯＳトランジスタを選択しているのにも拘わらず
、貫通電流からディプリーション型と同じようなビット
線の電位降下が生じる。そして、それがプリチャージさ
れたデータ線の一方の電位を降下させ、データの読み出
しが遅れてしまうと言う問題が生ずることになる。

このような問題に対して、プリチャージ期間を長くする
ことで一方のデータ線の電位降下を抑えることができる
が、アクセスタイムが長くなるため、問題の解決になら
ない。また、ワード線を短くすることで、ワード線の電
位上昇を高速化することができるが、代わりに行デコー
ダーを余分に配置する必要が生じ、集積度を犠牲にする
ことになる。

そこで、本発明は上述の技術的な課題に鑑み、貫通電流
を防止し、高速な読み出しを実現するような読み出し専
用メモリの提供を目的とする。

〔課題を解決するための手段〕

上述の目的を達成するために、本発明の読み出し専用メ
モリは、複数の直列接続されたＭＩＳトランジスタでメ
モリセルアレイが構成される。それらＭＩＳトランジス
タのゲートは選択線やワード線に接続される。メモリセ
ルからのデータはピント線やデータ線を介して読みださ
れ、そのビット線やデータ線には、例えばバイアス回路
等のプリチャージ手段を接続することができる。読み出
しは、例えばセンスアンプを用いて行うことができ、選
択にかかるデータを読み出すためにダミーセルを用いて
増幅する″こともできる。データの記憶は、ＭＩＳトラ
ンジスタのディプリーション型とエンハンスメント型と
の組合せにより行われる。

そして、本発明の読み出し専用メモリは、メモリセルを
構成するエンハンスメント型のＭＩＳトランジスタの閾
値電圧が周辺回路を構成するＭＩＳトランジスタの閾値
電圧よりも高くされる０周辺回路とは、センスアンプ、
デコーダー、人出力バッファ、その他の各種回路である
。メモリセルを構成するエンハンスメント型のＭＩＳト
ランジスタの閾値電圧は、貫通電流を抑えるのに十分な
程度であれば良く、その閾値電圧を高くすることで貫通
電流を小さくして行くことができる。しかし、余り閾（
＋！雷電圧高い場合にはディプリーション型ＭＩＳトラ
ンジスタをアクセスした時に、そのトランジスタと直列
接続されるエンハンスメント型ＭＩＳトランジスタのチ
ャンネルコンダクタンスが低くなるため、アクセス時間
が長くなる。そこで、最もアクセス時間が短くなるよう
にエンハンスメント型ＭＩＳトランジスタの閾値電圧を
設定することも可能である。

〔作用〕

メモリセルのエンハンスメント型のＭｒＳトランジスタ
の閾値電圧を高くすることで、そのエンハンスメント型
のＭＩＳトランジスタがアドレス遷移時にオン状態とな
る期間が短くなり、従って、貫通電流が抑えられて行く
。また、周辺回路のエンハンスメント型ＭＩＳトランジ
スタの閾値電圧は変わらないために、その動作上の問題
は生じない。

〔実施例〕

本発明の好適な実施例を図面を参照しながら説明する。

本実施例の読み出し専用メモリは、メモリセルのエンハ
ンスメント型のＭＯＳトランジスタの閾値電圧Ｖいが高
くされるために、その貫通電流が抑制され、高速な読み
出し等が実現される。

初めに、その構成について第２図〜第６図を参照しなが
ら説明する。

第２図は本実施例の読み出し専用メモリのブロック構成
を示しており、複数のメモリセルブロックからなるメモ
リセルアレイ１．２が設けられ、そのメモリセルアレイ
１，２の間には、メモリセルからの信号を増幅するため
のセンスアンプ３が設けられている。各メモリセルアレ
イ１，２のメモリセルはデコーダー４．５により選択さ
れるようにされており、メモリセルアレイ１側はデコー
ダー４によりＭＳＢが°“１”の時にアクセスされ、逆
にメモリセルアレイ２側はデコーダー５によりＭＳＢが
“０”の時にアクセスされる。上記センスアンプ３には
、メモリセルアレイ１．２の双方のデータ線が接続する
。そして、一方のメモリセルアレイが読み出しにかかる
時、他方のメモリセルアレイにかかるデータ線に基準電
圧（リファレンス電圧Ｖｒｅｆ　）を与えるために、後
述する構造を持ったダミーセレクタ回路８．９及びダミ
ーセル回路１０．１１が接続する。ダミーセレクタ回路
８．９にはＭＳＢが入力され、ＭＳＢが０”の時にダミ
ーセレクタ回路８が選択され、逆にＭＳＢが“１”の時
にダミーセレクタ回路９が選択される。また、その各デ
ータ線には、それぞれデータ線の電位をセンスアンプ３
によって増幅し易い電位にするためのバイアス回路６．
７が形成されている。

第３図を参照しながら、上記メモリセルアレイ１．２の
構成について説明すると、データ線２１には、２個直列
に配された列選択ゲー１−２２．　２３が形成されてお
り、これら列選択ゲート２２゜２３のゲート電極Ｙ１〜
Ｙ８．ＹＯＩ−ＹＯ８には列選択信号が供給される。列
選択ゲート２３には、ピント線２４がそれぞれ接続する
。そして、それらビット線２４には２列の直列接続され
たＭＯＳトランジスタ群からなるメモリセルブロック２
５がそれぞれ複数個接続する。メモリセルブロック２５
における直列接続されるＭＯＳトランジスタのうち、選
択線Ｘｉ、Ｘ２に選択されるＭＯＳトランジスタはエン
ハンスメント型とディプリーション型が２列の間で異な
る選択線となるように並べられており、その２列の一方
を選ぶ機能を存する。また、直列接続されワード線ＸＯ
Ｉ〜Ｘ０８に選択される他のＭＯＳトランジスタはデー
タを記憶する。そのデこ夕の記憶は、ワード線の選択に
かかるＭ　ＯＳ’　トランジスタがエンハンスメント型
ならば１”　（又は“′０″）であり、ディプリーショ
ン型ならば“Ｏ″　（又は′１′）とされる。ここで、
これらメモリセルアレイｌ、２のエンハンスメント型Ｍ
Ｏ３トランジスタの閾値電圧ｖいは、周辺回路のエンハ
ンスメント型ＭＯＳトランジスタの閾値電圧■いよりも
高く設定される。このように閾値電圧Ｖいをメモリセル
アレイだけ高くすることで、後述するように貫通電流を
抑えることが可能となる。メモリセルアレイ１２のみ閾
値電圧■いを高めるためには、例えばマスクを用いて選
択的にイオン注入し、その閾値電圧Ｖいの調製を行うこ
とができる。

次に、第４図を参照しながら、バイアス回路について説
明する。チップイネーブル信号ＣＥが入力するｐＭＯ３
トランジスタ４１とｎＭＯＳ　トランジスタ４２からな
るインバーターの出力は、ｎＭＯＳトランジスタ４３の
ドレイン　ｎＭＯＳトランジスタ４４．４６のゲートに
供給されている。

ｎＭＯＳトランジスタ４３のソースは接地電圧ＧＮＤと
され、そのゲートがデータ線に接続する。

ｎＭＯＳトランジスタ４４はｎＭＯＳトランジスタ４５
とｔ源電圧Ｖｃｃと接地電圧ＧＮＤの間で直列接続され
ており、ｎＭＯＳトランジスタ４５のゲートには電源電
圧Ｖｃｃが供給されている。このバイアス回路では、ｎ
ＭＯＳトランジスタ４３がフィードバックループの一部
として機能するために、データ線の電位が安定する。信
号Φが高レベルの時では、データ線の電位はおよそ１．
５Ｖ程度にバイアスされる。これに信号Φによるプリチ
ャージ機能が加わる。信号ΦはＰＭＯＳトランジスタ４
７のゲートに供給され、信号Φが低レベルとなった時に
は、ｎＭＯＳトランジスタ４６を介してデータ線の電位
が２Ｖ程度まで引き上げられることになる。その結果、
センスアンプの感度を高めることができる。

次に、第５図、第６図を参照しながら、ダミーセレクタ
回路とダミーセル回路の構成について説明する。

ダミーセレクタ回路とダミーセル回路は、プリチャージ
後に、選択されない側のメモリセルアレイにかかるデー
タ線を基準電圧Ｖｒｅｆにさせるための回路である。こ
こで、基準電圧Ｖ　ｒｅｆについて説明すると、まず、
メモリセルブロックの複数個直列接続されたＭＯＳトラ
ンジスタ群によって、電圧を引き下げる能力が一番小さ
くなる組合せは、選択にかかるＭＯＳトランジスタがデ
ィプリーション型であり、他は全部エンハンスメント型
の時である。従って、その組合せの半分の電圧を引き下
げる能力を存するようにダミーセレクタ回路とダミーセ
ル回路を構成することで、選択されたＭＯＳトランジス
タがエンハンスメント型若しくはディプリーション型か
の区別をつけることができる。

具体的には、ダミーセレクタ回路は、第５図に示すよう
に、４つの直列接続されたエンハンスメント型のＭＯＳ
　トランジスタ５１〜５４によって構成される。ＭＯＳ
　トランジスタ５１には信号ＭＳＢ　（ＭＳＢ）が供給
され、このＭＯＳトランジスタ５１がスイッチとなる。

ＭＯＳ）ランジスク５２〜５４はゲートに電源電圧Ｖｃ
ｃが供給される。

これらＭＯＳトランジスタ５１〜５４は、列選択ゲー）
２２．２３の２倍の構成に対応する。ＭＯＳトランジス
タ５１例の直列接続された端子はダミー側となるデータ
線に接続される。また、ＭＯＳトランジスタ５４側の端
子は、ダミーセル回路に接続される。

また、ダミーセル回路は、第６図に示すように、１つの
メモリセルブロック（第８図参照）の２倍の素子を有し
てなり、４個のディプリーション型ＭＯ３トランジスタ
ロ１と、図中省略しているが１６個のエンハンスメント
型ＭＯ３トランジスタロ２からなる。ディプリーション
型ＭＯＳトランジスタ６１のゲート電圧は接地電圧ＣＨ
Ｄであり、エンハンスメント型ＭＯ５トランジスタロ２
のゲート電圧と電源電圧Ｖｃｃである。よって、全部の
トランジスタがオン状態にあり、ダミー側のデータ線の
電位を、前述の最小に電圧が降下する時のレベルと全く
電圧が下がらないレベルの半分のレベルにさせた基′＄
電圧Ｖｒｅｒにさせるこ七ができる。ダミーセル回路の
端子６３は上記ダミーセレクタ回路に接続される。この
ためダミーセル回路はダミーセレクタ回路を介してデー
タ線に接続する。

上述の構成を有する読み出し専用メモリは、メモリセル
アレイ１，２のエンハンスメント型ＭＯＳトランジスタ
の閾値電圧Ｖｔｈが周辺回路のエンハンスメント型Ｍｏ
Ｓトランジスタの閾値電圧■ｌよりも高くされるため、
そのエンハンスメント型ＭＯＳ　トランジスタを選択し
た時に、早期にトランジスタがオフになり、その貫通電
流を抑制することが可能となる。

第１図は、本実施例にかかる読み出し専用メモリにおい
てメモリセルブロックの成るディプリーション型ＭＯｓ
）ランジスクの選択の次に、エンハンスメント型ＭＯＳ
トランジスタを選択した時の波形図である。まず、初め
にメモリセルを構成するＭＯＳトランジスタのうち、例
えばワード線ＸＯ８に選択されるディプリーション型の
ＭＯＳトランジスタが選択されていたものとすると、ワ
ード線ＸＯ８の電位は接地電圧ＧＮＤである。また、非
ｉ！択の他のワード線Ｘ０Ｉ−ＸＯ７の電位は電源電圧
Ｖｃｃである。そして、時刻ｔ、でアドレス遷移検出回
路等からの信号Φが電′ａ電圧Ｖｃｃから接地電圧ＧＮ
Ｄへ変化する。すると、上記バイアス回路６，７が作動
し、データ線（ピント線）の電位がおよそ１．５Ｖから
２■へ引き上げられる。ここで、上記ディプリーション
型のＭＯＳトランジスタに続いて例えばワード線ＸＯＩ
にかかるエンハンスメント型Ｍｏ３Ｌランジスタが選択
されるものとすると、そのゲート電極となるワード線Ｘ
ＯＩの電位が電源電圧Ｖｃｃから接地電圧ＧＮＤに下が
って行くことになる。

そのエンハンスメント型Ｍｏ３！−ランジスタは、ゲー
ト電圧が電源電圧Ｖｃｃに近い時であればオンであるが
、閾値電圧Ｖｔｈ（ＥＭ）に近づくことでオフ状態へ変
化する。特に本実施例の読み出し専用メモリでは、その
閾（ａ電圧■い（ＥＭ）は周辺回路のエンハンスメント
型ＭＯＳトランジスタの閾値電圧■ｔｋ（Ｅ）に比較し
て商い値であり、従って、ゲート電圧が下がって行く途
中の早い段階（例えば時刻ｔ２）で選択にかかるメモリ
セルのエンハンスメント型のＭＯＳトランジスタはオフ
になる。このようにＭｏ３トランジスタが早い段階でオ
フになるため、貫通電流が流れる時間が短くなり、従っ
て、ビット線ｂｉｔ、ｂｉｔによってデータが確定して
行く時間（例えば時刻ｔａ）等も高速化することになる
。

ところで、上述のように、メモリセルアレイ１゜２のエ
ンハンスメント型のＭＯＳトランジスタの閾値電圧Ｖｔ
ｂ（ＥＭ）を周辺回路のＭｏ５トランジスタの閾値電圧
■い（Ｅ）よりも引き上げることで、貫通電流を抑えて
その高速化を図ることが可能となるが、さらに閾値電圧
Ｖｔｋ（ＥＭ）を高くして行った場合には、逆にディブ
リーシゴン型ＭＯ３トランジスタをアクセスした時に、
エンハンスメント型ＭＯ３トランジスタがオンになるま
での時間が長時間化する。このため、−例として、第７
図に示すような閾値電圧■い（ＥＭ）を設定することで
、読み出し動作全体の高速化を図ることができる。

第７図Ｃよメモリセルアレイのエンハンスメント型ＭＯ
Ｓトランジスタの閾値電圧■い（ＥＭ）を増加させて行
った場合のエンハンスメント型ＭＯＳトランジスタのア
クセス時（曲線Ｅ）とディプリーション型ＭＯＳトラン
ジスタのアクセス時（曲線Ｄ）のアクセス時間の変化を
示す図である。

曲線已に従えば、閾値電圧■い（ＥＭ）を増加させるこ
とで、そのアクセス時間を短くして行くことができる。

しかし、同じメモリセルアレイにおいて、閾値電圧■い
（ＥＭ）を増加させることで、曲線りに示すようにエン
ハンスメント型ＭＯＳトランジスタにおける抵抗骨が大
きくなることからディプリーション型ＭＯＳトランジス
タのアクセス時間は増加する。従って、エンハンスメン
ト型ＭＯ３トランジスタのアクセス時とディブリーシラ
ン型ＭＯＳトランジスタのアクセス時の時間の差が最も
短くなるような閾値電圧ＶＬｋＸにメモリセルアレイの
エンハンスメント型ＭＯ３トランジスタの閾値電圧ＶＬ
ｈ（ＥＭ）を設定することで、バランスのとれた読み出
しが実現されることになる。

なお、本実施例の読み出し専用メモリにおいて、周辺回
路とは、センスアンプ、デコーダー、入出カバソファ、
その他の各種回路を言う。また、閾値電圧Ｖｔｈが問題
となるＭＯＳトランジスタはｎ型のＭＯＳトランジスタ
同士であるが、反対導電型でも良い。

〔発明の効果〕

本発明の読み出し専用メモリは、上述のようにメモリセ
ルアレイのエンハンスメント型のＭＩＳ（ＭＯＳ）トラ
ンジスタの閾値電圧を周辺回路のエンハンスメント型の
ＭＩＳトランジスタの閾値電圧よりも高くしているため
に、エンハンスメント型ＭｒＳトランジスタを選択した
時に早期にトランジスタをオフにさせることができ、こ
のため貫通電流を抑制して、その読み出しの高速化を図
ることができる。また、閾値電圧の最適化によってバラ
ンスのとれた読み出し動作も可能となる。

【図面の簡単な説明】

第１図は本発明の読み出し専用メモリの一例の読み出し
動作を説明するための波形図、第２図はその一例のブロ
ンク構成を示すブロック図、第３図はその一例のメモリ
セルアレイの構成を示す回路図、第４図はその一例のバ
イアス回路の構成を示す回路図、第５図はその一例のダ
ミーセレクタ回路の構成を示す回路図、第６図はその一
例のダミーセル回路の構成を示す回路図、第７図はエン
ハンスメント型ＭＯＳトランジスタの閾値電圧■ｔｋ（
ＥＭ）とアクセス時間の関係を示す特性図、第８図は一
般的な読み出し専用メモリのメモリセルブロックの回路
図、第９図は従来の読み出し専用メモリの問題点を説明
するための波形図である。１．２・・・メモリセルアレイ３・・・センスアンプ４．５・・・デコーダー６．７・・・バイアス回路８．９・・・ダミーセレクタ回路１０．１１・・・ダミーセル回路

Claims

【特許請求の範囲】複数の直列接続されたＭＩＳトランジスタでメモリセル
アレイが構成され、上記ＭＩＳトランジスタのディプリ
ーション型とエンハンスメント型との組合せによりデー
タが記憶される読み出し専用メモリにおいて、メモリセルを構成するエンハンスメント型のＭＩＳトラ
ンジスタの閾値電圧が周辺回路を構成するＭＩＳトラン
ジスタの閾値電圧よりも高くされた読み出し専用メモリ
。