JPS5833638B2 - メモリ装置 - Google Patents

Description

【発明の詳細な説明】 （１）発明の利用分野 本発明は、読出し専用メモリ（以下 ＲＯＭ：Ｒｅａｄ
ＯｎｌｙＭｅｍｏｒｙ ）、特にその読み出し回路
に関するものである。

さらに詳しくは、本発明はＲＯＭのメモリセルに流れる
電流の有無を検出することにより、メモリセルの記憶情
報を読み出す型の読み出し回路を有するメモリ装置に関
するものである。

（２）従来技術 ＲＯＭとしては、■紫外線で消去可能なＲＯＭ（以下
ＥＰＲＯＭ ： Ｅｌｅｃｔｒｉｃａｌｌｙ Ｐｒｏｇ
ｒａｍｍａｂｌｅ ＲＯＭ ）、■電気的に書き換え可
能なＲＯＭ（以下 ＥＡＲＯＭ ： Ｅｌｅｃｔｒｉｃ
ａｌｌｙ ＡｌｔｅｒａｂｌｅＲＯＭ）、■ヒユーズＲ
ＯＭ等のＰＲＯＭ（Ｐ ｒｏｇｒａｍｍ ａｂ ｌｅ
ＲＯＭ ）やマスクＲＯＭ（Ｍａｓｋ Ｐｒａｇｒａｍ
ｍａｂｌｅ ＲＯＭ ）等がある。

例えば、ＥＡＲＯＭとしては、ＭＮＯ８型絶縁ゲート電
界効果トランジスタ（以下ＭＮＯ８Ｔｒ、）をマドリス
ク状に配列したものが知られている。

このＭＮ Ｏ８Ｔ ｒ 、は二種の絶縁膜（Ｓｉ３Ｎ４
膜と５ｉ０２膜）異同のトラップに、Ｓｉ側より薄い５
ｉ０２膜を通してトンネル効果により電子、正孔を注入
するものである。

第１図の従来のＭＮＯ８Ｔｒ−断面図を示す。

図において、１１はＮ型Ｓｉ基板、１２，１３はソース
、ドレイン領域となるＰ生型拡散層、１４は５ｉ０２膜
、１５はＳｉ３Ｎ４膜、１６はゲート電極である。

この様な構造のＭＮＯ８Ｔｒ−のゲート電極に正の書き
込み電圧（−４−２５Ｖ程度）を加えることにより、ト
ンネル効果により、電子をトラップに注入し、ＭＮ Ｏ
Ｓ Ｔ ｒ−のしきい電圧を低め（例えば＋１Ｖ程度）
、書き込み状態（Ｍ−ＮＯ８Ｔｒ−の導通状態、以下″
１′′状態）とすることができる。

この電子の捕獲を取り除くには、ゲート電極に負の消去
電圧（−２５Ｖ程度）を印加することにより逆の動作を
行なわせ、ＭＮＯＳ Ｔ ｒ−のしきい電圧を高め（例
えば−８Ｖ程度）、消去状態（ＭＮＯ８Ｔｒ、の非導通
状態、以下ｎ Ｏｎ状態）とすることができる。

′Ｏ”、′１”の２つの状態の差を検出するためには、
ＭＮＯ３Ｔｒ−のゲート電極に一６Ｖ程度の読み出し電
圧ｖＲを印加し、ソース、ドレイン間に電流が流れるか
否かをセンスすることができる。

又、ＥＰＲＯＭとしては、フローティングゲート型絶縁
ゲート電界効果トランジスタ（以下ＦＡＭＯ８Ｔｒ−）
をマトリクス状に配列したものが知られている。

このＦＡＭＯ８Ｔｒ、の代表的なものを第２図に示す。

図において、２１はＮ型Ｓｉ基板、２２，２３はソース
、ドレイン領域となるＰ生型拡散層、２４はＳｉＯ２膜
、２５は多結晶Ｓｉからなるフローティングゲートであ
る。

この様な構造のＦＡＭＯ３Ｔｒ−では、ソース、ドレイ
ン間に高電圧を印加した時、ドレインと基板との間にだ
け現象を起こさせることにより、電子をフローティング
ゲートに注入し ｔｌｌ”状態の書き込みを行なうこと
ができる。

読み出しを行なう場合は、ソース、ドレイン間に電圧を
印加すると、フローティングゲートが負に帯電している
とソース、ドレイン間に反転層が生じているため導通状
態となる。

つまり、フローティングゲートに帯電しているか否で”
０″、”１″状態を判定することができる。

情報を消去するには、紫外線を照射することにより、フ
ローティングゲートから電荷を放電させることにより行
なう。

以上、ＥＡＲＯＭ、ＥＰＲＯＭについて→りをあげて説
明しｆこが、その他種々のＲＯＭが知られている。

上記説明のＭＮＯ８Ｔｒ、ＦＡＭＯ８Ｔｒ、はＰチャン
ネル素子を例にあげたが、当然、Ｎチャンネル素子とす
ることもできろ（ただし、印加電圧極性は逆になる）。

第３図に従来用いられていたＲＯＭの読み出し回路を示
す。

今、Ｎチャンネル素子からなるＲＯＭであって、読出し
電源電圧ＶＣＣが５Ｖ、ＶＳＳが接地の場合に限定して
説明する。

図において、３１はデコー・ダ、３２は出力バッファ、
Ｔ 、Ｔ２はエンハンスメント型Ｎチャンネル絶縁ゲー
ト電界効果トランジスタ（しきい電圧として例えば２．
５Ｖ）、Ｔ３はデプレッション型Ｎチャンネル絶縁ゲー
ト電界効果トランジスタ（しきい電圧として例えば−３
Ｖ）である。

センスアンプは、基本的には、メモリセルの素子（例え
ばＭＮＯ８Ｔｒ、）Ｍ、をドライバ、絶縁ゲー））ラン
ジスタ（以下、ＭＯ３Ｔｒ−）Ｔ３を負荷とするインパ
ークである。

しかし、単なるインバータではデータ線（図ではノード
Ｎ２に対応する）の大きな浮遊容量のため高速動作がで
きないので、以下のように変形を加えである。

マスエンハンスメント型ＭＯ８Ｔｒ−Ｔ、を導入し、ノ
ードＮ２とノードＮ１を切離す。

すなわち、ＭＯ８Ｔｒ、Ｔ３がノードＮ１ 、Ｎ２を充
電して、ノードＮ２がある電圧まで充電されればＴ１が
カットオフとなり、それから先はノードＮ１のみ充電す
るだけでよいから、充電速度が高速化される。

したがって、メモリセルが非導通状態のとき、ノードＮ
１は比較的速い速度で５■に達する。

メモリセルが導通状態の時は、ノードＮ１．Ｎ２の電位
はエンハンスメント型ＭＯ８Ｔｒ、Ｔ３ 、およびメモ
リセルを構成するトランジスタＭ１の大きさとゲート電
圧によって定まる値になる。

この時、ノードＮ１．Ｎ２に蓄えられた電荷を、メモリ
セルのトランジスタＭ１を通して引き抜くわけだが、浮
遊容量の大きいノードＮ２についてその電位をわずかに
（０，３■程度）変化させれば十分であり、これもまた
Ｔ１のない単純インバータに比して格段の高速化になる
。

ＭＯ８Ｔｒ−Ｔ２は、ノードＮ２の電位が必要以上に下
がるのを防ぐためのプルアップ素子である。

以上説明した如く本回路はＲＯＭ系ＬＳＩ向げに適した
特性を有しているが、最大の欠点は電源電圧の変動に弱
いという事である。

即ち電源電圧Ｖｃｃが５ｖを超えて上昇すると、センス
アンプ部のスヘてのノードの電位が上昇し、したがって
センスアンプ出力、ノードＮ１ の電位も（”１″レベ
ル、″′０″レベルとも）上昇する。

このためＶｃｃがある値以上になると次段の出力バッフ
ァ３２のインバータが働らかなくなり、誤動作を引き起
こす。

この様子を第４図に示す。第４図において、Ｎ１ｏはノ
ードＮ１の”０″レベル電圧の変化、Ｎ１．はノードＮ
１の１′”レベル電圧の変化、Ｎ２ｏはノードＮ２の”
Ｏ”レベル電圧の変化、Ｎ２□はノードＮ２の″１″レ
ベル電圧の変化を示す。

Ｖｃｃ＝５Ｖにおいて次段インバータが確実に動作する
ように設計した場合、７■を超えるＶｃｃに対しても確
実に動作するようにする事は非常にむずかしい。

（３）発明の目的・総括 本発明のＲＯＭの読み出し回路は、上記従来技術の欠点
をなくす目的を達成するために、次の点を要点とする。

■ 従来型センスアンプの次段に、負荷抵抗可変型ソー
スフォロアーを設け、電源電圧変動に対して安定化する
。

■ 従来型センスアンプそのものに対して、スイッチ用
ＭＯ８Ｔｒ、およびプルアップＭＯ８Ｔｒ。

のゲート電圧の安定化を行う。

（５）実施例 以下、本発明を実施例を参照して詳細に説明する。

第５図に、本発明のＲＯＭの読み出し回路の実施例を示
す。

本発明のＲＯＭ読み出し回路は、基本的に、センスアン
プ５１、センスアンプから出される信号電圧のレベルを
シフトするレベルシフタ５２、波形整形部５３、そして
ドライバ５４の４つの部分からなる。

レベルシフタ５２、波形整形回路５３、ドライバ５４の
３者を出力バッファ回路とみなすことができる。

第５図において、Ｔｌ ｙ Ｔ２ ｙ Ｔ４ ｓ Ｔ５
ｔＴ７ 、ＴＢ ｓ Ｔｇ ＊ Ｔ１１ ｚ Ｔ１２
はＮチャンネル・エンハンスメント型ＭＯ８Ｔｒ、であ
り、Ｔ３゜Ｔ６ ＋ ＴｌｇはＮチャンネル・デプレッ
ション型ＭＯ８Ｔｒ、であり、Ｖｃｃは読み出し用電源
電圧（例えば５Ｖ）端子、Ｖｓｓは接地端子、ＯＵＴは
出力端子、Ｍ、はメモリセルの素子（例えば、Ｎチャン
ネルのＭＮＯＳ Ｔ ｒ 、 ＦＡＭＯ８Ｔ ｒ −等
）、５５はデコーダである。

マス、レベルシフタ（ノベルシフト回路）５２について
説明スる。

このレベルシフタは、センスアンプ５１の出力が５■と
２．４■の間を往復する信号であるため、それを増幅（
または波形整形）することがむずかしいので、レベルを
下げる変換機能をもつ。

ノベルシフト後の信号は、単にインバータを通すことに
よって増幅および波形整形ができる。

このレベルシフタは、図に一例を示した様に、通常のソ
ースフォロア（ＭＯ８Ｔｒ−Ｔ４ｔＴ、）からなる。

ＭＯ８Ｔｒ−Ｔ６ 、Ｔ７からなる回路により、このソ
ースフォロアの負荷素子Ｔ４のゲートに、電源電圧と共
に変化する電圧を印加し、実効的な負荷抵抗に電源電圧
依存性を持たせる事によって、安定化したソースフォロ
アとなる。

本回路は、電源電圧が５ｖの通常動作状態では、センス
アンプ出力（５■〜２．４■の信号振幅）を約２■下げ
で、２．２Ｖ〜０，４■の振幅を持つ信号に変え、次の
波形整形回路５３のインバータ５０１，５０２，５０３
で増幅できるようにする。

電源電圧が変動しても、このソースフォロアの出力電圧
はほとんど変化せず、安定な動作が実現される。

したがって、波形整形回路は単なるインバータを並べた
ものになっている。

ドライバ回路５４は通常のメモリと同様に、ＭＯ８Ｔｒ
−Ｔ１．−Ｔ１２からなるプッシュプルドライバである
。

次にセンスアンプ安定化について説明する。

第５図に示した如く、本実施例ではＴ１．Ｔ２のゲート
電圧をＭＯ８Ｔｒ−ＴＢ ｔ Ｔ９ｐ Ｔ１（、からな
る定電圧発生回路でコントロールする。

定電圧発生回路の出力（Ｎ、、Ｎ、）電圧は、５■以上
のＶｃｃ電源電圧の変化に対してほとんど依存性がなく
、一定の値に保たれ、その結果センスアンプ出力電圧の
電源電圧依存性も最低限に抑えられ次段のソースフォロ
アの動作をより一層安定にする。

第６図に谷ノード電圧の電源電圧（Ｖｃｃ）依存性を示
す。

図において、Ｎ１ｏはノードＮ１の“０″ノベル電圧、
Ｎ１１はノードＮ１のｌ”レベ、／１／電圧、Ｎ４．Ｎ
５．Ｎ６はそれぞれノードＮ４ ｔＮ５． Ｎ６の電圧
、Ｎ３ｏはノードＮ３のＯ”レベ／Ｌ／電圧、Ｎ３１は
ノードＮ３の６１″レベル電圧を示す。

図より明らかなように、レベルシック出力（Ｎ３）電圧
は電源電圧Ｖｃｃにほとんど依存せず、次段の波形整形
インバータを確実に動作させることができる。

以上の如く、本発明によればソースフォロアを含むセン
スアンプ全体として、電源電圧変動時の動作の安定化が
達成され、広い動作マージンを有するＲＯＭ読み出し回
路を得ることができる。

なお、従来回路に比して、本発明の回路はソースフォロ
ア一段分だげ余分な回路が付加されているが、ソースフ
ォロア回路は出力インピーダンスが低く、はとんど遅れ
時間を生じない事はよく知られており、したがって、動
作速度としても、従来回路を用いた場合よりも遅くなる
事はない。

むしろセンスアンプにおいて、’ｒ１ｊ ’ｒ２のゲー
ト電圧を最適に設定する事により、従来回路よりも速い
動作速度を得る事ができる。

第７図はトランジスタＴ１のゲート電圧を横軸に、トラ
ンジスタＴ２のゲート電圧を縦軸にとって、本センスア
ンプの動作速度の変化を等高線図的に表わした結果を示
す。

図より、Ｔ１ 、Ｔ２のゲート電圧を２．５Ｖ程夏とし
かつ両者に約０．３■の差を設けるのが最適であり、従
来回路（Ｔ１とＴ２が同じゲート電圧）に比べると２０
ｎｓ以上高速化されることが知られる。

次に、特開昭５４−５７８７５号にて開示されたメモリ
セｈがメモリ素子（ＭＮＯ８Ｔｒ−）とスイッチング素
子（ＭＯ８Ｔｒ−）とからなる第８図ＡのタイプのＥＡ
ＲＯＭに、本発明の読み出し回路を適用した実施例を示
す。

ここで用いられるＭＮＯＳ Ｔ ｒ 、はＮチャンネル
素子であって、第８図Ｂの伝達特性に示す様に、書き込
み電圧（＋２０Ｖ以上）のゲート電極への印加によりし
きい電圧は＋２ｖ程度（Ｖｔｈｏ）ｓ消去電圧（−２０
Ｖ以上）のゲート電極への印加により、しきい値電圧は
一７Ｖ程度（Ｖｔｈｌｌに変化するものとする。

したがって、このＭＮＯ８Ｔｒ、のゲート電極を接地電
位に設定しておけば、スイッチング用ＭＯＳ Ｔ ｒ
、のオン・オフにより読み出しを行なうことができる。

すなわち、ＭＮＯ８Ｔｒ−の読み出しゲー）を圧は０■
である。

図において、８１はＰ型Ｓｉ基板、８２，８３゜８４は
Ｎ十型不純物導入層、８５は極めて薄いＳｉＯ２膜、８
６はＳｉ３Ｎ４膜、８８はゲート絶縁膜、８７．８９は
多結晶シリコン（ｐｏｌｙｓｉ）からなるゲート電極で
ある。

第９図に、第８図のメモリセル（８０１：ＭＮＯ８Ｔｒ
、、８０２ニスイツチング ＭＯ８Ｔｒ−，８０３：書込み禁止回路につながるビッ
ト線、８０４：データ線、８０５：書込み用ワード線、
８０６：アドＶス用ワード線）を用いたＥＡＲＯＭの回
路ブロック図を示す。

ピンは次の５種である。

■ 電源ピン（３個）ＶＳ３ニゲラウンド端子、Ｖｃｃ
：すべでの回路に電源 電圧（たとえば＋５ ■）を供給する電源 端子、 ■ｐニブログラム電源（た とえば＋２５Ｖ）端 子、 なお、回路方式によっては、すべての回路をプログラム
電源で動作させるｌ電源方式も可能である。

■ アドレス人力ピン ＡＸＩ 〜ＡＸｎ、Ａｙ１〜
Ａｙｎ：メモリマトリックスの番地を指定するアドレス
信号を入れる端子、個数はマトリックスの大きさに依存
する。

■ データ出力ピン ＤＯＵＴ ：読出し時にデータを出力する端子 ■ データ入力ピン ＤＩＮ ：書込み時に、データを入力する端子 なお、■、０は同じピンに両方を兼ねさせてモヨく、多
くの場合はそうなっている。

■ コントロール信号入力ピン ｃ１〜Ｃｎ：チップを
、読出し・書込み・消去の３状態のいずれかにコントロ
ールするコントロール信号を、選択制御回路９０３に入
力する端子。

その他チップセレクトなどのコントロール機能が必要で
あれば付は加えてもよい。

ピンの数はコントロール機能の数に依存する。

まず読出し動作を説明する。

読出し時はアドレスバッファ９１とＸ、Ｙデコーダ９２
．９３により、スイッチングトランジスタ８０２を１個
選択する。

この時書込み電圧発生回路９４、書込み禁止電圧発生回
路９５および消去電圧発生回路９６は動作はさせず、従
って谷電圧発生回路９４゜９５．９６の出力は接地され
る。

この状態で、選択されたメモリセルに電流が流れるか否
かをＹスイッチ９０１を通しセンスアンプ９７て検出し
てデータ出力する。

書込み時は、アドレスバッファ９１、ｘ、Ｙデコーダ９
２，９３は読出し時と同様に働らかせる。

書込み電圧発生回路９４はデコーダ９３の信号を受け、
選択された１本のＭＮＯ８Ｔｒ−のゲート線８０５に高
電圧■２の書込みパルス（例えば、書込み電圧＋２５■
、パルス幅１００μｓ）を発生する。

書込み禁止電圧発生回路９５はすべてのメモリセルＭＮ
Ｏ８Ｔ ｒ−側Ｎ生型層に、プログラム電圧■２より
やや低い書込み禁止電圧■１（例えば＋２０Ｖ）を供給
する。

データ人力信号により書込みを行なうことが指定された
場合（例えば、入力信号”Ｏ”の時）、選択されたメモ
リセルのデータ線は、人力バッファにより電流を弓き抜
かれるので、接地電位になる。

このため選択されたメモリセルの書込みが行なわれる。

データ人力が１”の場合は、入カバソファが電流を弓き
抜かないので、選択されたメモリセルも書込み禁止電圧
が印加され、書込みは行なわれない。

消去時はデコーダ９２，９３、書込み電圧発生回路９４
、書込み禁止電圧発生回路９５とも働らかせず、電圧Ｖ
。

の消去パルス（例えば、消去電圧＋２５Ｖ、パルス幅１
０ｍ ｓｅｃ ）を消去電圧発生回路９６が発生してメ
モリウェル又は半導体基体に印加する。

これにより全ビット−斉に消去される。

もし各ワード線毎の消去機能が必要ならば、デコーダ９
３、および書込み電圧発生回路９４を書込み時とは逆に
働らかせて、選択したメモリゲー）１８０５のみ接地と
し、他のメモリゲート線にはすべてウェルと同じ電圧■
。

を印加すればよい。第１０図は、第９図に示したＥＡＲ
ＯＭに本発明の読み出し回路を適用した例である。

図において、Ｅ１〜Ｅ１．はＮチャンネル・エンハンス
メント型ＭＯ８Ｔｒ、、Ｄ、 〜Ｄ８はＮチャンネ／１
／−デプンツション型ＭＯ８Ｔｒ−Ｅ、は、書込み信号
ｒによって、書込み動作時にメモリマトリクスとセンス
アンプを切り離すスイッチである。

又、出力ドライバ部のプッシュプルドライバは、負荷Ｍ
Ｏ８Ｔｒ、Ｅ７を他の回路から分離されたＰ型つェル中
に設けろことにより（ただし、Ｎ型Ｓｉ基板を用いて、
メモリマトリクス及び周辺回線をＰ型ウェルに設けたＬ
ＳＩ構造の場合）、基板効果が起きないよう、にした。

これにより、■信号立上り時間が速くなる、■出力信号
の・・イレベル値そのものも大きくなるといった効果が
ある。

【図面の簡単な説明】

第１図はＭＮＯ８Ｔｒ、を説明する断面図、第２図はＦ
ＡＭＯ８Ｔｒ、を説明する断面図、第３図は従来のＲＯ
Ｍ読出し回路を示す略回路図、第４図は第３図の回路に
おける各ノード電圧の電源電圧Ｖ ｃｃ Ｋ対する依存
性を示す図、第５図は本発明のＲＯＭ読出し回路の実施
例を示す略回路図、第６図は第５図の回路における各ノ
ード電圧の電源電圧ＶＣＣに対する依存性を示す図、第
７図は第５図の回路における動作速度の変化を、ＭＯ８
Ｔｒ−Ｔ１．Ｔ２のゲー）！圧に対して現わした等高線
図、第８図はＭＮＯ８Ｔｒ−とＭＯ８Ｔｒ−とからなる
メモリセルの断面図とＭＮＯ８Ｔｒ、の伝達特注を示す
図、第９図は第８図のメモリセルを用いたＥＡＲＯＭを
示すブロック図、第１０図は第９図に本発明を適用した
場合の部分回路図である。 Ｔｌ ｙ Ｔ２ ｐ Ｔ４ ｙ Ｔ５ ＋ Ｔ７ ｔ
ＴＢ ｓ Ｔｇ ＋Ｔ１１．Ｔ１□、Ｅ −Ｅ ・
・・・・・エンハンスメント１ １５ 型ＭＯ８Ｔｒ、、Ｔ３．Ｔ６．Ｔ１ｏ、Ｄ１〜Ｄ８・・
・・・・デプレッションｕＭＯ８Ｔｒ、、５１・・・・
・・センスアンプ、５２・・・・・・レベルシフタ、５
３・・・・・・波形整形回路、５４・・・・・・ドライ
バ、５５・・・・・・デコーダ、Ｍｌ・・・・・・メモ
リセル、８１・・・・・・Ｐ型Ｓｉ基板、８２．８３，
８４・・・・・・Ｎ生型拡散層、８５・・・・・・Ｓｉ
３Ｎ４膜、８６・・・・・・ＳｉＯ２膜、８７・・・・
・・ＭＮＯ８Ｔｒ−のゲート電極、８ Ｂ ＝Ｓ ｉｏ
２膜８９・・・・・・ＭＯ８Ｔｒ、（スイッチングトラ
ンジスタ）のゲート電極、８０１−・”ＭＮ ＯＳ Ｔ
ｒ−１８０６・・・・・・アドレス用ワード線（読出
し／書込み時の行選択線）、８０４・・・・・・データ
線（データ取出し線）、８０５・・・・・・書込み用ワ
ード線（書込み電圧印加線）、８０３・・・・・・電源
線（書込み禁止電圧発生回路に結合するビット線）、８
０２・・・・・・ＭＯ８Ｔｒ−，９１・・・・・・アド
レスバッファ、９２、・・・・・Ｙデコーダ（列選択用
デコーダ）、９３・・・・・・Ｘデコーダ（行選択用デ
コーダ）、９４・・・・・・書き込み電圧回路、９５・
・・・・・書き込み禁止電圧発生回路、９６・・・・・
・消去電圧発生回路、９７・・・・・・センス・アンプ
、９８・・・・・・出力バッファ、９９・・・・・・入
力バッファ、９０１・・・・・・Ｙスイッチ（列選択ス
イッチ）、９０２・・・・・・メモリマトリクス、９０
３・・・・・・制御回路（書込み、消去、読出し選択回
路）。

Claims (1)

1. 【特許請求の範囲】 １ 不揮発性記憶素子を有するメモリセルを複数マトリ
   クス状に配夕１ルてなるメモリマトリクスと、該メモリ
   マトリクスの所定のメモリセルを選択する手段と、該選
   択されたメモリセルの記憶情報を読み出す読出し回路と
   を有し、前記読出し回路はセンスアンプ回路と出力バッ
   ファ回路とからなるメモリ装置において、前記出力バッ
   ファ回路は、センスアンプ回路からの出力信号電圧のレ
   ベルをシフトするレベルシフタと、該レベルシフタから
   の出力信号を入力する出力ドライバとからなることを特
   徴とするメモリ装置。 ２ 上記レベルシフタは、電源電圧変動に応じて負荷抵
   抗が変化するソースフォロア回路であることを特徴とす
   る特許請求の範囲第１項記載のメモリ装置。 ３−ヒ記ンースフォロア回路の負荷はＭＯ８Ｔｒ−から
   なり、該負荷ＭＯ８Ｔｒ、のゲートに電源電圧変動と共
   に変化するゲート電圧を印加する手段を有してなる特許
   請求の範囲第２項記載のメモリ装置。 ４ 上記センスアンプ回路は、負荷となるＭＯ８Ｔｒ−
   とドライバとなるメモリセルとの間にスイッチ用ＭＯ８
   Ｔｒ−を有するインバータ回路からなりまスイッチ用Ｍ
   Ｏ８Ｔｒ−はメモリセルとの接続ノードが一定電位に上
   昇したときカットオフ状態になることを特徴とする特許
   請求の範囲第１項記載のメモリ装置。 ５ 上記接続ノードと電源端子間に、プルアップ用ＭＯ
   ８Ｔｒ、を設げてなることを特徴とする特許請求の範囲
   第４項記載のメモリ装置。 ６ 上記スイッチ用ＭＯ８Ｔｒ−と上記プルアップ用Ｍ
   Ｏ８Ｔｒ−のゲート電圧は定電圧発生回路でコントロー
   ルされてなることを特徴とする特許請求の範囲第５項記
   載のメモリ装置。 ７ 上記スイッチ用ＭＯ８Ｔｒ、のゲート電圧が、上記
   プルアップ用ＭＯ８Ｔｒ−のゲート電圧よりも高くなる
   様に、上記定電圧発生回路により設定することを特徴と
   する特許請求の範囲第６項記載のメモリ装置。 ８ 上記出力ドライバは、波形整形回路とプッシュプル
   ドライバ回路とからなることを特徴とする特許請求の範
   囲第１項記載のメモリ装置。