JPH02130026A - フェーズロックループ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、ディジタル通信装置の逓倍回路等において、
入力クロック信号をＮ倍の周波数信号に変換するための
フェーズロックループ回路（以下、ＰＬＬ回路という）
に関するものである。

（従来の技術） 従来、このような分野の技術としては、例えばルドルフ
エフ　　グラフ　（ｒｕｄｏｌｆ　ｆ、ｇｒａｆ　）編
「ラジオ　シャック　ディクショナリー　オブエレクト
ロニクス（Ｒａｄｉｏ　５ｈａｃｋ　ＤＩＣＴＴＯＮＡ
ＲＹ　０Ｆｅｌｅｃｔｒｏｎｉｃｓ　）　Ｊ　　（１９
７８＞　　（米）Ｐ、５２４等に記載されるものがあっ
た。

第２図は集積回路（以下、ＩＣという）で構成される従
来のＰＬＬ回路の一構成例を示す図である。

このＰＬＬ回路は、入力信号Ｆｉ用の入力端子１、出力
信号Ｆ。用の出力端子２を有し、その人。

出力端子１．２間には、排他的論理和ゲート（以下、Ｅ
ｘＯＲという）で構成される位相比較器３、ローパスフ
ィルタであるループフィルタ１０、及び電圧制御発振器
（以下、ＶＣＯという）２０が接続されている。ループ
フィルタ１０には、基準電圧■、を発生するための基準
電圧発生回路４が接続されている。さらに、ＶＣＯ２０
の出力側は、フィードバック信号Ｆ、出力用の１／Ｎ分
周器２１を介して位相比較器３にフィードバック接続さ
れている。ループフィルタ１０は、その出力電圧■。を
ＶＣＯ２０に供給する回路であり、差動増幅器１１、抵
抗１２．１３及び容量１４より構成されている。

以上の構成において、入力信号Ｆ、が入力端子１に供給
されると、位相比較器３は、ＶＣＯ２０の出力信号Ｆ。

を１／Ｎ分周器２１で１／Ｎ分周したフィードバック信
号Ｆ、と、入力信号Ｆｉどの位相差φｄを求め、その位
相差φｄに応じたパルスを出力する。位相差φｄが０°
、９０°、１８０”　、２７０’の場合の位相比較器３
の出力パルス波形を第３図（ａ＞、（ｂ）。

（ｃ）、（ｄ）に示す。

位相比較器３の出力パルスは、ループフィルタ１０より
、信号の直流成分が抽出される。入力信号Ｆ・とフィー
ドバック信号Ｆ　どの位相差φｄｒ に対するループフィルタ１０の出力電圧Ｖ。の関係図を
第４図に示す。

ＶＣＯ２０は、出力電圧■。を入力し、それに比例した
周波数の出力信号Ｆ。を出力端子２及び１／Ｎ分周器２
１に出力する。すると、１／Ｎ分周器２１は、出力信号
Ｆ。を１／Ｎ分周してフィードバック信号Ｆ、を生成し
、そのフィードバック信号Ｆ、を位相比較器３に供給す
る。

ここで、入力信号Ｆ・とフィードバック信号Ｆｒの位相
差φｄが一９０°くφｄ〈９０°の場合を考える。この
時、基準電圧発生回路４から出力される基準電圧ｖｒは
、位相比較器３の出力パルスが論理°″１″の時をＶ。

ｈ、論理′″０′°の時をＶｏｌとすると、高帯域動作
を行わせるために、ＶｏｈとＶ。、Ｉ！の中点電圧、即
ち、に設定する。この場合、位相比較器３の出力パルス
の直流成分■・は、基準電圧Ｖｒより低くなり、ループ
フィルター０の出力電圧Ｖ。が上昇する。

これにより、ＶＣＯ２０の出力信号Ｆ。の周波数が高く
なるため、位相差φｄは９０°の方向に移動する。

次に、位相差φｄが９０°くφ、＜２７０°の場合を考
える。この時、位相比較器３の出力パルスの直流成分Ｖ
・は基準電圧Ｖ、より高くなり、ループフィルター０の
出力電圧■。が下がる。これにより、ＶＣＯ２０の出力
信号Ｆ。の周波数が低くなるため、位相差φｄは９０°
の方向に移動する。

このように、従来のＰＬＬ回路では、位相差φｄが常に
９０°となるよう制御され、その結果、ＶＣＯ２０の出
力信号Ｆ。の周波数としては、入力信号Ｆ、の周波数の
Ｎ倍の周波数出力が得られることになる。

（発明が解決しようとする課Ｍ） しかしながら、上記構成のＰＬＬ回路では、次のような
課題があった。

（１）　位相比較器３の出力電圧の中点、即ち（Ｖｏｈ
十Ｖｏｇ）／２と基準電圧■、とが一致していない場合
、ループフィルター０の出力電圧■ｏの制御幅が制限さ
れるため、ＰＬＬ回路の動作範囲が狭められ、その上、
入力信号Ｆ、かないときのＶＣＯ２０の発振周波数がず
れてしまう。

そこで、従来のＰＬＬ回路では、系が定常状態にあると
き、差動増幅器１０の出力直流レベルを振幅幅の中点電
圧に設定するように基準電圧Ｖ。

を調整する必要がある。ところが、ＩＣで構成されるＰ
ＬＬ回路の製造プロセスにおいて、各エレメントの定数
がばらつくため、ＰＬＬ回路の外部から可変抵抗器等を
使用して基準電圧Ｖ、を再調整する必要があり、調整作
業が煩雑化するという問題あった。

（２）　位相比較器３の出力周波数が高い場合、位相比
較器３の出力パルスの立上り時間Ｔ、と立下り時Ｔｆの
差により、その出力パルスの直流成分Ｖ、が変化し、前
記（１）と同様の問題が発生する。即ち、ループフィル
タ１０の出力電圧■。

の制御幅が制限され、それによってＰＬＬ回路の動作範
囲が狭められる上に、入力信号ＦｉがないときのＶＣＯ
２０の発振周波数がずれてしまう。

本発明は前記従来技術が持っていた課題として、位相比
較器３の出力電圧の直流成分Ｖ、と基準電圧ｖｒとのず
れの点、及びそのずれの調整の煩雑化の点について解決
したＰＬＬ回路を提供するものである。

（課題を解決するための手段） 請求項１の発明は前記課題を解決するなめに、入力信号
とフィードバック信号の位相を比較する位相比較器と、
基準電圧を発生ずる基準電圧発生回路と、前記位相比較
器の出力と前記基準電圧とを差動増幅して前記位相比較
器の出力の低周波分のみを通過させるループフィルタと
、前記ループフィルタの出力により発振周波数が制御さ
れるＶＣ○と、前記ＶＣＯの出力を１／Ｎ分周して前記
フィードバック信号を出力する１／Ｎ分周器とを備えた
ＰＬＬ回路において、前記位相比較器及び基準電圧発生
回路を次のように構成したものである。

即ち、前記位相比較器は、前記入力信号と前記フィード
バック信号との位相を比較し、その比較結果に応じた正
相出力及び逆相出力を送出するバイポーラ型のＥｘＯＲ
で構成する。さらに、前記基準電圧発生回路は、前記正
相出力及び逆相出力に基づき所定レベルの基準電圧を生
成し、その基準電圧を前記ルーズフィルタに供給する回
路構成にしたものである。

請求項２の発明では、請求項１の基準電圧発生回路を、
前記正相出力より中間電圧を生成する第１の抵抗と、前
記逆相出力より前記中間電圧と同一レベルの電圧を生成
する第２の抵抗と、前記第１および第２の抵抗で生成さ
れた電圧を平滑する容量とで構成したものである。

（作用） 請求項１の発明によれば、以上のようにＰＬＬ回路を構
成したので、バイポーラ構成の位相比較器は、高速動作
を可能にさせ、基準電圧発生回路は、位相比較器の出力
の直流成分の変化に対応した基準電圧を生成し、その基
準電圧をバイアス電圧としてループフィルタに供給する
働きをする。

これにより、位相比較器の出力の直流成分と、基準電圧
とのずれがなくなる。

請求項２の発明の基準電圧発生回路は、回路構成の簡単
化により、モノリシック化と、それによる小型化を容易
にさせる働きがある。

従って、前記課題を解決できるのである。

（実施例） 第１図は本発明の一実施例を示すＰＬＬ回路の構成図で
ある。

このＰＬＬ回路は、ＩＣで構成される回路であり、入力
信号Ｆ、用の入力端子３０、及び出力信号Ｆ。用の出力
端子３１を有し、その入力端子３０に位相比較器４０が
接続されている。位相比較器３０は、入力信号Ｆ、とフ
ィードバック信号Ｆ、との位相差φｄに応じたパルスを
出力する回路であり、バイポーラ型のＥｘＯＲ４１で構
成されている。ＥｘＯＲ４１は、入力端子３０に接続さ
れた入力端子４１ａ、フィードバック信号Ｆｒに接続さ
れた入力端子、正相出力端子４１ｃ、及び逆相出力端子
４１ｄを有し、その正相出力端子４１ｃと逆相出力端子
４１ｄに基準電圧発生回路５０及びループフィルタ６０
が接続されている。

基準電圧発生回路５０は、ＥｘＯＲ４１の正相出力及び
逆相出力から基準電圧■、を生成する回路であり、Ｅｘ
ＯＲ４１の逆相出力端子４１ｄに接続された基準電圧生
成用の第１の抵抗５１と、ＥｘＯＲ，４１の正相出力端
子４１ｃに接続された基準電圧生成用の第２の抵抗５２
とを有し、その第１．第２の抵抗５１５２がノードＮ１
及び平滑用の容量５３を介して接地電位■、Ｓに接続さ
れている。ここで、第１．第２の抵抗５１．５２の値は
、次段のループフィルタ６０の入力に影響を与えないよ
うに、つまり位相比較器４０の出力レベルが下がらない
程度に、その位相比較器４０の出力インピーダンス（例
えば、数百Ω）に対して大きく、例えば２ＯＫΩ程度に
設定する。この抵抗５１．５２は、例えば半導体基板上
に形成された不純物拡散領域、あるいは電極用のポリシ
リコン層等で形成されている。容量５３は、ノードＮ１
上の基準電圧■、を安定させるなめ、例えば数１０ｐＦ
程度に設定され、ＭＯ８容量等で形成されている。

ループフィルタ６０は、位相比較器４０の正相出力と基
準電圧Ｖ、とを差動増幅してその正相出力の高周波骨を
除去し、出力電圧■。を送出する回路であり、差動増幅
器６１、抵抗６２，６３、及び容量６４より構成されて
いる。差動増幅器６１の逆相入力端子６１ａは、抵抗６
２を介し、てＥｘＯＲ４１の正相出力端子４１．　ｃに
接続されると共に、抵抗６３及び容量６４を介して該差
動増幅器６１の出力端子６１ｃに接続され、さらに註差
動増幅器６１の正相入力端子６１ｂがノー１：Ｎ１に接
続されている。

差動増幅器６１の出力端子６Ｌｃ（ｊ：ＶＣ○７０を介
して出力端子３１に接続され、さらにその出力端子３１
が１／Ｎ分周器７１を介してＥ　ｘ　ＯＲ４１−の入力
端子４１ｂにフィードバック接続されている。ＶＣＯ７
０はループフィルタ６０の出力電圧Ｖｃにより発振周波
数が制御される発振機、１、／Ｎ分周器７１はＶＣＯ７
０の出力を１７Ｎ分周してフィードバック信号Ｆ、を生
成する回路である。

第６図は第１図のＥｘＯＲ４，］、の−構成例を示す回
路図である。

このＥｘＯＲ４１は、バイポーラ・トランジスタを用い
たＥＣＬ　（Ｅｍｉｔｔｅｒ　Ｃｏｕｐｌｅｄ　Ｌｏｇ
ｉｃ　）で構成されている。即ち、このＥｘＯＲ４１は
、負荷抵抗８１．８２、トランジスタ８３．８４及び定
電流源８５からなる第１の差動増幅回路と、前記負荷抵
抗８１．８２、トランジスタ８６．８７及び前記定電流
源８５からなる第２の差動増幅回路と、前記第１と第２
の差動増幅回路を切換えるトランジスタ８８．８９と、
出力トランジスタ９０．９１と、出力用定電流源９２．
９３とで構成されている。なお、第６図中、Ｅ、は入力
信号、Ｅ　はフィードバック信号、Ｖｏは基準電位、Ｖ
　は接地電位、Ｖｅｅは例えば−５，２■の電源Ｓ 電位である。

このＥｘＯＲ４１では、Ｆｒ＜Ｖｏ＜Ｆ、の時、トラン
ジスタ８８がオフ、トランジスタ８９がオンし、トラン
ジスタ８６がオン、トランジスタ８７がオフする。その
ため、トランジスタ９０のベース電圧が低レベル（以下
、“ＬＩＴという）となってオフし、トランジスタ９１
のベース電圧が高レベル（以下、”　Ｈ”という）とな
ってオンし、正相出力端子４．１ｃが”Ｉ−（”、逆相
出力端子４１ｄが１１　Ｌ　１１となる。同様にＦ、、
＞Ｖｏ＞Ｆの時も、正相出力端子４１．ｃが“’Ｈ”、
逆相出力端子４１ｄが°Ｌ′°となる。つまり、ＦＨ＃
Ｆ。

の時には正相出力端子４１ｃがＩＩ　ＨＩＩ、逆相出力
端子４　］、　ｄがｌｌＬ″°となる。

また、Ｆ、、＝Ｆｉ＜Ｖ□、及びＦｒ＝Ｆ、＞Ｖｏの時
には、正相出力端子４１ｃが“Ｉ　Ｌ　！Ｉ、逆相出力
端子４１ｄがｉｆ　ＨＮとなる。

以上のように構成される第１図のＰＬＬ回路の動作を第
５図（ａ＞、（ｂ）を参照しつつ説明する。

なお、以下の説明では、ＥｘＯＲ４１の出力パルス波形
において、■ｏρからＶ。ｈへの立上りの開始点から、
Ｖｏｈから■。ρへの立下りの開始までの時間が、Ｅｘ
ＯＲ４１の出力パルスの周期］゛の１／２の場合につい
て述べる。これは、ＰＬＬ回路への入力信号Ｆ、かない
場合、及びＥｘＯＲ４１の入力信号Ｆ、に対してフィー
ドバック信号Ｆ、の位相差φｄが９０°の場合で、これ
らはＰＬＬ回路の動作が定常状態となる場合に相当する
。

先ず、入力信号Ｆ、とフィードバック信号Ｆ。

との位相差を求めるＥｘＯＲ４１の出力パルスにおいて
、Ｔ、＝Ｔ（＝０の場合を考える。この時のＥｘＯＲ４
１の出力パルス波形を第５図（ａ）に示す。第５図（ａ
）において、実線はＥｘＯＲ４１の正相出力端子４１ｃ
における正相出力波形を、破線は逆相出力端子４１ｄに
おける逆相出力波形をそれぞれあられしている。定常状
態におけるＥｘＯＲ４１の正相出力波形は、周期Ｔにお
いてＴ／２時間はＶ。ｇ、残りＴ／２時間はＶ。ｈの電
圧レベルを持っている。従って、正相出力端子４１ｃか
ら出力される正相出力パルスの直流成分ｖ、は、（Ｖｏ
ｈ十Ｖｏ、ｌり／２となる。さらに、逆相出力端子４１
ｄから出力される逆相出力波形は、正相出力波形と相反
する関係にあるが、その直流成分は前記Ｖ、と等しい。

ここで、基準電圧発生回路５０における抵抗５１と抵抗
５２を１：１の値に設定すると、その基準電圧発生回路
５０の出力基準電圧Ｖ、は、正相出力及び逆相出力の各
直流成分の平均値となる。従ってＶ＝（■ｏｈ＋　ｖ　
ｏ、Ｉｌ　）　／　２となり、上記ｖ、と一致する。

次に、ＥｘＯＲ４１の出力パルスにおいて、Ｔ、、ＴＩ
を考慮した場合を考える。この時のＥｘＯＲ４１の出力
パルス波形を第５図（ｂ）に示す。第５図（ｂ）より、
ＥｘＯＲ４１の正相出力パルスの直流成分Ｖ・は、次の
式であられすことができる。

＋（ Ｔ、　＞　（Ｖｏｈ＋Ｖ　、ｇ　） この式より、Ｔ、、Ｔ（を考慮した場合、前述のＴｒ＝
Ｔｆ＝Ｏの場合に比較して、ｖ、はだけ変化することが
わかる。更に、ＥｘＯＲ４１の逆相出力波形は、該第５
図（ｂ）からあきらかなように、正相出力パルスをＴ／
２時間だけ遅らせたものに等しい。従って、正相出力及
び逆相出力の各直流成分が等しいため、基準電圧発生回
路５０の出力基準電圧Ｖ、は前記正相出力パルスの直流
成分Ｖ１と一致する。

このような基準電圧■、に基づき、Ｅ　ｘＯＲ４１の正
相出力パルスから高周波分がローパスフィルタ６０で除
去され、そのローパスフィルタ６０の出力電圧■。でＶ
ＣＯ７０の発振周波数が制御される。ＶＣＯ７０の出力
信号Ｆ。は、１／Ｎ分周器７１で１／Ｎ分周された後、
フィードバック信号Ｆ、の形でＥｘＯＲ４１の入力端子
４１ｂへフィードバックされる。

本実施例では、ＥｘＯＲ４１の正相出力及び逆相出力よ
り基準電圧Ｖ、を生成するようにしたので、ＰＬＬ回路
の定常状態において常に、ループフィルタ６０の入力信
号の直流成分と、バイアスとして印加される基準電圧Ｖ
ｒとが一致し、これにより次のような利点が得られる。

（１〉　温度、電源の変動により、ＥｘＯＲ４１の出力
信号の直流成分が変化しても、それに対応して基準電圧
■、が変化するため、調整の必要がなく、基準電圧調整
の煩雑化を解消できる。また、温度、電源に対する補償
回路も必要ない。

（２）　基準電圧発生回路５０は、抵抗５１゜５２及び
容量５３で構成されているため、回路構成が簡単であり
、前記（１）を含めモノリシック化に適しており、小型
化が容易である。

（３）　　ＥｘＯＲ４０の出力周波数が高い場合でも、
Ｔ、、Ｔ（の影響を受けないため、きわめて高帯域の動
作が可能である。

（４）　位相比較器４０は、バイポーラ型のＥｘＯＲ４
１で構成されているため、高速動作が可能となる。

なお、本発明は図示の実施例に限定されず、例えばＥｘ
ＯＲ４１を第６図以外の回路で構成しまたり、あるいは
ループフィルタ５０を、レベルシフト用のダイオード等
を付加する等して他の回路で構成する等、種々の変形が
可能である。

（発明の効果） 以上詳細に説明したように、請求項１の発明によれば、
位相比較器の正相出力と逆相出力を用いて基準電圧発生
回路で基準電圧を生成し、その基準電圧をバイアス電圧
としてループフィルタに供給するようにしたので、位相
比較器の出力の直流成分と、基準電圧とのずれを除去で
きる。そのため、基準電圧調整の煩雑化の解消、ＰＬＬ
回路の広い動作範囲の確保、入力信号がないときのＶＣ
Ｏの発振周波数のずれの防止、及び高い周波数での高帯
域動作が可能になる。その上、位相比較器をバイポーラ
型のＥｘＯＲで構成したので、高速動作が可能になる。

請求項２の発明では、基準電圧発生回路を第１゜第２の
抵抗及び容量で構成したので、回路構成が簡単で、モノ
リシック化に適し、小型化が容易になる。

【図面の簡単な説明】

第１図は本発明の実施例を示すＰＬＬ回路の構成図、第
２図は従来のＰＬＬ回路の構成図、第３図（ａ＞、（ｂ
）、（ｃ）、（ｄ）は第２図の位相比較器の出力パルス
波形図、第４図は第２図の位相差φｄとＶ。の関係図、
第５図（ａ＞、（ｂ）は第１図の位相比較器の出力パル
ス波形図、第６図は第１図のＥｘＯＲの回路図である。 ４０・・・・・・位相比較器、４１・・・・・・ＥｘＯ
Ｒ１５０・・・・・・基準電圧発生回路、５１．５２・
・・・・・第１．第２の抵抗、５３・・・・・・容量、
６０・・・・・・ループフィルタ、６１・・・・・・差
動増幅器、７０・・・・・・ＶＣＯ１７１・・・・・・
１／Ｎ分周器、Ｆ・・・・・・・入力信号、Ｆｏ・・・
・・・出力信号、Ｆ　・・・フィードバック信号、■、
・・・・・・「 基準電圧。

Claims (1)

1. 【特許請求の範囲】 １、入力信号とフィードバック信号の位相を比較する位
   相比較器と、基準電圧を発生する基準電圧発生回路と、
   前記位相比較器の出力と前記基準電圧とを差動増幅して
   前記位相比較器の出力の低周波分のみを通過させるルー
   プフィルタと、前記ループフィルタの出力により発振周
   波数が制御される電圧制御発振器と、前記電圧制御発振
   器の出力を１／Ｎ分周して前記フィードバック信号を出
   力する１／Ｎ分周器とを備えたフェーズロックループ回
   路において、 前記位相比較器は、前記入力信号と前記フィードバック
   信号との位相を比較し、その比較結果に応じた正相出力
   及び逆相出力を送出するバイポーラ型の排他的論理和ゲ
   ートで構成し、 前記基準電圧発生回路は、前記正相出力及び逆相出力に
   基づき所定レベルの基準電圧を生成し、その基準電圧を
   前記ループフィルタに供給する回路構成にしたことを特
   徴とするフェーズロックループ回路。 ２、請求項１記載のフェーズロックループ回路において
   、 前記基準電圧発生回路は、前記正相出力より中間電圧を
   生成する第１の抵抗と、前記逆相出力より前記中間電圧
   と同一レベルの電圧を生成する第２の抵抗と、前記第１
   および第２の抵抗で生成された電圧を平滑する容量とで
   構成したフェーズロックループ回路。