JPH0787363B2 - フェーズロックループ回路 - Google Patents
フェーズロックループ回路Info
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- JPH0787363B2 JPH0787363B2 JP63283447A JP28344788A JPH0787363B2 JP H0787363 B2 JPH0787363 B2 JP H0787363B2 JP 63283447 A JP63283447 A JP 63283447A JP 28344788 A JP28344788 A JP 28344788A JP H0787363 B2 JPH0787363 B2 JP H0787363B2
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- signal
- voltage
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、ディジタル通信装置の逓倍回路等において、
入力クロック信号をＮ倍の周波数信号に変換するための
フェーズロックループ回路（以下、PLL回路という）に
関するものである。
入力クロック信号をＮ倍の周波数信号に変換するための
フェーズロックループ回路（以下、PLL回路という）に
関するものである。
（従来の技術） 従来、このような分野の技術としては、例えばルドルフ
エフ グラフ（rudolf f.graf）編「ラジオ シャッ
ク ディクショナリー オブ エレクトロニクス（Radi
o Shack DICTIONARY OF electronicf）」（1978）
（米）P.524等に記載されるもがあった。
エフ グラフ（rudolf f.graf）編「ラジオ シャッ
ク ディクショナリー オブ エレクトロニクス（Radi
o Shack DICTIONARY OF electronicf）」（1978）
（米）P.524等に記載されるもがあった。
第２図は集積回路（以下、ICという）で構成される来の
PLL回路の一構成例を示す図である。
PLL回路の一構成例を示す図である。
このPLL回路は、入力信号Fi用の入力端子１、出力信号F
o用の出力端子２を有し、その入，出力端子1,2間には、
排他的論理和ゲート（以下、ExORという）で構成される
位相比較器３、ローパスフィルタであるループフィルタ
10、及び電圧制御発振器（以下、VCOという）20が接続
されている。ループフィルタ10には、基準電圧Vrを発生
するための基準電圧発生回路４が接続されている。さら
に、VCO20の出力側は、フィードバック信号Fr出力用の1
/N分周器21を介して位相比較器３にフィードバック接続
されている。ループフィルタ10は、その出力電圧VcをVC
O20に供給する回路であり、差動増幅器11、抵抗12、13
及び容量14より構成されている。
o用の出力端子２を有し、その入，出力端子1,2間には、
排他的論理和ゲート（以下、ExORという）で構成される
位相比較器３、ローパスフィルタであるループフィルタ
10、及び電圧制御発振器（以下、VCOという）20が接続
されている。ループフィルタ10には、基準電圧Vrを発生
するための基準電圧発生回路４が接続されている。さら
に、VCO20の出力側は、フィードバック信号Fr出力用の1
/N分周器21を介して位相比較器３にフィードバック接続
されている。ループフィルタ10は、その出力電圧VcをVC
O20に供給する回路であり、差動増幅器11、抵抗12、13
及び容量14より構成されている。
以上の構成において、入力信号Fiが入力端子１に供給さ
れると、位相比較器３は、VCO20の出力信号Foを1/N分周
器21で1/N分周したフィードバック信号Frと、入力信号F
iとの位相差φｄを求め、その位相差φｄに応じたパル
スを出力する。位相差φｄが０゜、90゜、180゜、270゜
の場合の位相比較器３の出力パルス波形を第３図
（ａ），（ｂ），（ｃ），（ｄ）に示す。
れると、位相比較器３は、VCO20の出力信号Foを1/N分周
器21で1/N分周したフィードバック信号Frと、入力信号F
iとの位相差φｄを求め、その位相差φｄに応じたパル
スを出力する。位相差φｄが０゜、90゜、180゜、270゜
の場合の位相比較器３の出力パルス波形を第３図
（ａ），（ｂ），（ｃ），（ｄ）に示す。
位相比較器３の出力パルスは、ループフィルタ10より、
信号の直流成分が抽出される。入力信号Fiとフィードバ
ック信号Frとの位相差φｄに対するループフィルタ10の
出力電圧Vcの関係図を第４図に示す。
信号の直流成分が抽出される。入力信号Fiとフィードバ
ック信号Frとの位相差φｄに対するループフィルタ10の
出力電圧Vcの関係図を第４図に示す。
VCO20は、出力電圧Vcを入力し、それに比例した周波数
の出力信号Foを出力端子２及び1/N分周器21に出力す
る。すると、1/N分周器21は、出力信号Foを1/N分周して
フィードバック信号Frを生成し、そのフィールドバック
信号Frを位相比較器３に供給する。
の出力信号Foを出力端子２及び1/N分周器21に出力す
る。すると、1/N分周器21は、出力信号Foを1/N分周して
フィードバック信号Frを生成し、そのフィールドバック
信号Frを位相比較器３に供給する。
ここで、入力信号Fiとフィードバック信号Frの位相差φ
ｄが−90゜＜φｄ＜90゜の場合を考える。この時、基準
電圧発生回路４から出力される基準電圧Vrは、位相比較
器３の出力パルスが論理“1"の時をVoh、論理“0"の時
をVolとすると、高帯域動作を行わせるために、VohとV
olの中点電圧、即ち、 に設定する。この場合、位相比較器３の出力パルスの直
流成分Viは、基準電圧Vrより低くなり、ループフィルタ
10の出力電圧Vcが上昇する。これにより、VCO20の出力
信号Foの周波数が高くなるため、位相差φｄは90゜の方
向に移動する。
ｄが−90゜＜φｄ＜90゜の場合を考える。この時、基準
電圧発生回路４から出力される基準電圧Vrは、位相比較
器３の出力パルスが論理“1"の時をVoh、論理“0"の時
をVolとすると、高帯域動作を行わせるために、VohとV
olの中点電圧、即ち、 に設定する。この場合、位相比較器３の出力パルスの直
流成分Viは、基準電圧Vrより低くなり、ループフィルタ
10の出力電圧Vcが上昇する。これにより、VCO20の出力
信号Foの周波数が高くなるため、位相差φｄは90゜の方
向に移動する。
次に、位相差φｄが90゜＜φｄ＜270゜の場合を考え
る。この時、位相比較器３の出力パルスの直流成分Viは
基準電圧Vrより高くなり、ループフィルタ10の出力電圧
Vcが下がる。これにより、VCO20の出力信号Foの周波数
が低くなるため、位相差φｄは90゜の方向に移動する。
る。この時、位相比較器３の出力パルスの直流成分Viは
基準電圧Vrより高くなり、ループフィルタ10の出力電圧
Vcが下がる。これにより、VCO20の出力信号Foの周波数
が低くなるため、位相差φｄは90゜の方向に移動する。
このように、従来のPLL回路では、位相差φｄが常に90
゜となるよう制御され、その結果、VCO20の出力信号Fo
の周波数としては、入力信号Fiの周波数のＮ倍の周波数
出力が得られることになる。
゜となるよう制御され、その結果、VCO20の出力信号Fo
の周波数としては、入力信号Fiの周波数のＮ倍の周波数
出力が得られることになる。
（発明が解決しようとする課題） しかしながら、上記構成のPLL回路では、次のような課
題があった。
題があった。
（１） 位相比較器３の出力電圧の中点、即ち（Voh＋V
ol）/2と基準電圧Vrとが一致していない場合、ループフ
ィルタ10の出力電圧Vcの制御幅が制限されるため、PLL
回路の動作範囲が狭められ、その上、入力信号Fiがない
ときのVCO20の発振周波数がずれてしまう。
ol）/2と基準電圧Vrとが一致していない場合、ループフ
ィルタ10の出力電圧Vcの制御幅が制限されるため、PLL
回路の動作範囲が狭められ、その上、入力信号Fiがない
ときのVCO20の発振周波数がずれてしまう。
そこで、従来のPLL回路では、系が定常状態（ロック状
態）にあるとき、差動増幅11の出力直流レベルを振幅幅
の中点電圧に設定するように基準電圧Vrを調整する必要
がある。ところが、ICで構成されるPLL回路の製造プロ
セスにおいて、各エレメントの定数がばらつくため、PL
L回路の外部から可変抵抗器等を使用して基準電圧Vrを
再調整する必要があり、調整作業が煩雑化するという問
題があった。
態）にあるとき、差動増幅11の出力直流レベルを振幅幅
の中点電圧に設定するように基準電圧Vrを調整する必要
がある。ところが、ICで構成されるPLL回路の製造プロ
セスにおいて、各エレメントの定数がばらつくため、PL
L回路の外部から可変抵抗器等を使用して基準電圧Vrを
再調整する必要があり、調整作業が煩雑化するという問
題があった。
（２） 位相比較器３の出力周波数が高い場合、位相比
較器３の出力パルスの立下り時間Trと立下り時Tfの差に
より、その出力パルスの直流成分Viが変化し、前記
（１）と同様の問題が発生する。即ち、ループフィルタ
10の出力電圧Vcの制御幅が制限され、それによってPLL
回路の動作範囲が狭められる上に、入力信号Fiがないと
きのVCO20の発振周波数がずれてしまう。
較器３の出力パルスの立下り時間Trと立下り時Tfの差に
より、その出力パルスの直流成分Viが変化し、前記
（１）と同様の問題が発生する。即ち、ループフィルタ
10の出力電圧Vcの制御幅が制限され、それによってPLL
回路の動作範囲が狭められる上に、入力信号Fiがないと
きのVCO20の発振周波数がずれてしまう。
本発明は前記従来技術が持っていた課題として、位相比
較器３の出力電圧の直流成分Viと基準電圧Vrとのずれの
点、及びそのずれの調整の煩雑化の点について解決し、
ロック状態における基準電圧Vrの平均電圧（直流成分）
を、位相比較器の出力電圧の平均電圧（直流成分）Viと
等しくして、その平均電圧（直流成分）Viと基準電圧Vr
の平均電圧（直流成分）とのずれを防止し、それによっ
て基準電圧Vrの調整が不要で、高帯域動作が可能なPLL
回路を提供することを目的とする。
較器３の出力電圧の直流成分Viと基準電圧Vrとのずれの
点、及びそのずれの調整の煩雑化の点について解決し、
ロック状態における基準電圧Vrの平均電圧（直流成分）
を、位相比較器の出力電圧の平均電圧（直流成分）Viと
等しくして、その平均電圧（直流成分）Viと基準電圧Vr
の平均電圧（直流成分）とのずれを防止し、それによっ
て基準電圧Vrの調整が不要で、高帯域動作が可能なPLL
回路を提供することを目的とする。
（課題を解決するための手段） 請求項１の発明は、前記課題を解決するために、PLL回
路において、入力信号の位相とフィードバック信号の位
相とを比較し、その比較結果に応じた第１の信号を第１
の出力ノードから出力し、かつ該第１の信号の逆相であ
る第２の信号を第２の出力ノードから出力する位相比較
器と、基準電圧が与えられる基準ノードと、前記第１の
信号の電圧と前記基準電圧とを差動増幅して前記第１の
信号の低周波成分を通過させるループフィルタと、前記
ループフィルタの出力に応じた周波数を有する第３の信
号を出力する電圧制御発振器と、前記第３の信号を分周
し該分周した信号を前記フィードバック信号として出力
する分周器と、前記第１の出力ノード、前記第２の出力
ノード及び前記基準ノードに接続され、前記第１の出力
ノードに現れた電圧と前記第２の出力ノードに現れた電
圧との差を1:1に分圧し、該分圧した電圧を前記基準ノ
ードに出力する回路である。
路において、入力信号の位相とフィードバック信号の位
相とを比較し、その比較結果に応じた第１の信号を第１
の出力ノードから出力し、かつ該第１の信号の逆相であ
る第２の信号を第２の出力ノードから出力する位相比較
器と、基準電圧が与えられる基準ノードと、前記第１の
信号の電圧と前記基準電圧とを差動増幅して前記第１の
信号の低周波成分を通過させるループフィルタと、前記
ループフィルタの出力に応じた周波数を有する第３の信
号を出力する電圧制御発振器と、前記第３の信号を分周
し該分周した信号を前記フィードバック信号として出力
する分周器と、前記第１の出力ノード、前記第２の出力
ノード及び前記基準ノードに接続され、前記第１の出力
ノードに現れた電圧と前記第２の出力ノードに現れた電
圧との差を1:1に分圧し、該分圧した電圧を前記基準ノ
ードに出力する回路である。
請求項２の発明では、請求項１の基準ノードに、該基準
ノードに現れる電圧を平滑するコンデンサが接続されて
いる。
ノードに現れる電圧を平滑するコンデンサが接続されて
いる。
（作 用） 請求項１の発明によれば、以上のようにPLL回路を構成
したので、入力信号が位相比較器に入力されると、その
入力信号の位相と、分周器から出力されたフィードバッ
ク信号の位相とが、該位相比較器によって比較され、そ
の比較結果に応じた相補的な第1,第２の信号が第1,第２
の出力ノードからそれぞれ出力される。基準電圧発生回
路では、第１と第２の出力ノードの電圧差を1:1に分圧
し、その分圧した電圧（基準電圧）を基準ノードに出力
する。この基準電圧と、位相比較器から出力された第１
の信号の電圧とは、ループフィルタで差動増幅されて該
第１の信号の低周波成分のみが出力される。すると、ル
ープフィルタの出力に応じてVCOの発振周波数が変化
し、その発振周波数に応じた第３の信号が該VCOから出
力される。第３の信号は、分周器で分周され、フィード
バック信号として位相比較器へフィードバックされる。
したので、入力信号が位相比較器に入力されると、その
入力信号の位相と、分周器から出力されたフィードバッ
ク信号の位相とが、該位相比較器によって比較され、そ
の比較結果に応じた相補的な第1,第２の信号が第1,第２
の出力ノードからそれぞれ出力される。基準電圧発生回
路では、第１と第２の出力ノードの電圧差を1:1に分圧
し、その分圧した電圧（基準電圧）を基準ノードに出力
する。この基準電圧と、位相比較器から出力された第１
の信号の電圧とは、ループフィルタで差動増幅されて該
第１の信号の低周波成分のみが出力される。すると、ル
ープフィルタの出力に応じてVCOの発振周波数が変化
し、その発振周波数に応じた第３の信号が該VCOから出
力される。第３の信号は、分周器で分周され、フィード
バック信号として位相比較器へフィードバックされる。
ここで、系がロック状態における基準ノード上の基準電
圧の平均電圧は、基準電圧発生回路により、位相比較結
果を示す第１の信号自身と第２の信号（即ち、第１の信
号と振幅が等しく逆相の関係にある信号）とによる分圧
電圧で決定されるため、常に第１の信号の平均電圧と等
しくなる。
圧の平均電圧は、基準電圧発生回路により、位相比較結
果を示す第１の信号自身と第２の信号（即ち、第１の信
号と振幅が等しく逆相の関係にある信号）とによる分圧
電圧で決定されるため、常に第１の信号の平均電圧と等
しくなる。
請求項２の発明によれば、基準電圧発生回路で分圧され
た基準ノード上の電圧は、コンデンサで平滑されて安定
化し、その直流成分が速やかに第１の信号の平均電圧と
一致するよう動作する。従って、前記課題を解決できる
のである。
た基準ノード上の電圧は、コンデンサで平滑されて安定
化し、その直流成分が速やかに第１の信号の平均電圧と
一致するよう動作する。従って、前記課題を解決できる
のである。
（実施例） 第１図は本発明の一実施例を示すPLL回路の構成図であ
る。
る。
このPLL回路は、ICで構成される回路であり、入力信号F
i用の入力端子30、及び出力信号Fo用の出力端子31を有
し、その入力端子30に位相比較器40が接続されている。
位相比較器30は、入力信号Fiとフィードバック信号Frと
の位相差φｄに応じたパルスを出力する回路であり、バ
イポーラ型のExOR41で構成されている。ExoR41は、入力
端子30に接続された入力端子41a、フィードバック信号F
rに接続された入力端子、正相出力端子（第１のノー
ド）41c、及び逆相出力端子（第２のノード）41dを有
し、その正相出力端子41cと逆相出力端子41dに基準電圧
発生回路50及びループフィルタ60が接続されている。
i用の入力端子30、及び出力信号Fo用の出力端子31を有
し、その入力端子30に位相比較器40が接続されている。
位相比較器30は、入力信号Fiとフィードバック信号Frと
の位相差φｄに応じたパルスを出力する回路であり、バ
イポーラ型のExOR41で構成されている。ExoR41は、入力
端子30に接続された入力端子41a、フィードバック信号F
rに接続された入力端子、正相出力端子（第１のノー
ド）41c、及び逆相出力端子（第２のノード）41dを有
し、その正相出力端子41cと逆相出力端子41dに基準電圧
発生回路50及びループフィルタ60が接続されている。
基準電圧発生回路50は、ExO41の正相出力（第１の信
号）及び逆相出力（第２の信号）から基準電圧Vrを生成
する回路であり、ExOR41の逆相出力端子41dに接続され
た基準電圧生成用の第１の抵抗51と、ExOR41の正相出力
端子41cに接続された基準電圧生成用の第２の抵抗52と
を有し、その第1,第２の抵抗51,52が、ノード（基準ノ
ード）N1及び平滑用の容量（コンデンサ）53を介して接
地電位Vssに接続されている。ここで、第1,第２の抵抗5
1,52の値は、次段のループフィルタ60の入力に影響を与
えないように、つまり位相比較器40の出力レベルが下が
らない程度に、その位相比較器40の出力インピーダンス
（例えば、数百Ω）に対して大きく、例えば20KΩ程度
に設定する。この抵抗51,52は、例えば半導体基板上に
形成された不純物拡散領域、あるいは電極用のポリシリ
コン層等で形成されている。容量53は、ノードN1上の基
準電圧Vrを安定させるため、例えば数10pF程度に設定さ
れ、MOS容量等で形成されている。
号）及び逆相出力（第２の信号）から基準電圧Vrを生成
する回路であり、ExOR41の逆相出力端子41dに接続され
た基準電圧生成用の第１の抵抗51と、ExOR41の正相出力
端子41cに接続された基準電圧生成用の第２の抵抗52と
を有し、その第1,第２の抵抗51,52が、ノード（基準ノ
ード）N1及び平滑用の容量（コンデンサ）53を介して接
地電位Vssに接続されている。ここで、第1,第２の抵抗5
1,52の値は、次段のループフィルタ60の入力に影響を与
えないように、つまり位相比較器40の出力レベルが下が
らない程度に、その位相比較器40の出力インピーダンス
（例えば、数百Ω）に対して大きく、例えば20KΩ程度
に設定する。この抵抗51,52は、例えば半導体基板上に
形成された不純物拡散領域、あるいは電極用のポリシリ
コン層等で形成されている。容量53は、ノードN1上の基
準電圧Vrを安定させるため、例えば数10pF程度に設定さ
れ、MOS容量等で形成されている。
ループフィルタ60は、位相比較器40の正相出力と基準電
圧Vrとを差動増幅してその正相出力の高周波分を除去
し、出力電圧Vcを送出する回路であり、差動増幅器61、
抵抗62,63、及び容量64より構成されている。差動増幅
器61の逆相入力端子61aは、抵抗62を介してExOR41の正
相出力端子41cに接続されると共に、抵抗63及び容量64
を介して該差動増幅器61の出力端子61cに接続され、さ
らに該差動増幅器61の正相入力端子61bがノードN1に接
続されている。
圧Vrとを差動増幅してその正相出力の高周波分を除去
し、出力電圧Vcを送出する回路であり、差動増幅器61、
抵抗62,63、及び容量64より構成されている。差動増幅
器61の逆相入力端子61aは、抵抗62を介してExOR41の正
相出力端子41cに接続されると共に、抵抗63及び容量64
を介して該差動増幅器61の出力端子61cに接続され、さ
らに該差動増幅器61の正相入力端子61bがノードN1に接
続されている。
差動増幅器61の出力端子61cはVCO70を介して出力端子31
に接続され、さらにその出力端子31が1/N分周器71を介
してExOR41の入力端子41bにフィールドバック接続され
ている。VCO70はループフィルタ60の出力電圧Vcにより
発振周波数が制御される発振器、1/N分周器71はVCO70の
出力信号（第３の信号）Foを1/N分周してフィードバッ
ク信号Frを生成する回路である。
に接続され、さらにその出力端子31が1/N分周器71を介
してExOR41の入力端子41bにフィールドバック接続され
ている。VCO70はループフィルタ60の出力電圧Vcにより
発振周波数が制御される発振器、1/N分周器71はVCO70の
出力信号（第３の信号）Foを1/N分周してフィードバッ
ク信号Frを生成する回路である。
第６図は第１図のExOR41の一構成例を示す回路図であ
る。
る。
このExOR41は、バイポーラ・トランジスタを用いたECL
（Emitter Coupled Logic）で構成されている。即ち、
このExOR41は、負荷抵抗81,82、トランジスタ83,84及び
定電流源85からなる第１の差動増幅回路と、前記負荷抵
抗81,82、トランジスタ86,87及び前記定電流源85からな
る第２の差動増幅回路と、前記第１と第２の差動増幅回
路を切換えるトランジスタ88,89と、出力トランジスタ9
0,91と、出力用定電流源92、93とで構成されている。な
お、第６図中、Fiは入力信号、Frはフィードバック信
号、V01,V02は基準電位、Vssは接地電位、Veeは例えば
−5.2Vの電源電位である。
（Emitter Coupled Logic）で構成されている。即ち、
このExOR41は、負荷抵抗81,82、トランジスタ83,84及び
定電流源85からなる第１の差動増幅回路と、前記負荷抵
抗81,82、トランジスタ86,87及び前記定電流源85からな
る第２の差動増幅回路と、前記第１と第２の差動増幅回
路を切換えるトランジスタ88,89と、出力トランジスタ9
0,91と、出力用定電流源92、93とで構成されている。な
お、第６図中、Fiは入力信号、Frはフィードバック信
号、V01,V02は基準電位、Vssは接地電位、Veeは例えば
−5.2Vの電源電位である。
このExOR41では、Fi＞V01,Fr＜V02の時、トランジスタ8
8がオフ、トランジスタ89がオンし、トランジスタ86が
オン、トランジスタ87がオフする。そのため、トランジ
スタ90のベース電圧が低レベル（以下、“L"という）と
なってオフし、トランジスタ91のベース電圧が高レベル
（以下、“H"という）となってオンし、正相出力端子41
cが“H"、逆相出力端子41dが“L"となる。同様にFi＜V
01,Fr＞V02の時も、正相出力端子41cが“H"、逆相出力
端子41dが“L"となる。つまり、Fi≠Frの時には正相出
力端子41cが“H"、逆相出力端子41dが“L"となる。
8がオフ、トランジスタ89がオンし、トランジスタ86が
オン、トランジスタ87がオフする。そのため、トランジ
スタ90のベース電圧が低レベル（以下、“L"という）と
なってオフし、トランジスタ91のベース電圧が高レベル
（以下、“H"という）となってオンし、正相出力端子41
cが“H"、逆相出力端子41dが“L"となる。同様にFi＜V
01,Fr＞V02の時も、正相出力端子41cが“H"、逆相出力
端子41dが“L"となる。つまり、Fi≠Frの時には正相出
力端子41cが“H"、逆相出力端子41dが“L"となる。
また、Fi＜V01,Fr＜V02、及びFi＞V01,Fr＞V02の時に
は、正相出力端子41cが、“L"、逆相出力端子41dが“H"
となる。
は、正相出力端子41cが、“L"、逆相出力端子41dが“H"
となる。
以上のように構成される第１図のPLL回路の動作を第５
図（ａ），（ｂ）を参照しつつ説明する。
図（ａ），（ｂ）を参照しつつ説明する。
なお、以下の説明では、ExOR41の出力パルス波形におい
て、VolからVohへの立上りの開始点から、VohからVolへ
の立下りの開始までの時間が、ExOR41の出力パルスの周
期Ｔの1/2の場合について述べる。これは、PLL回路への
入力信号Fiがない場合、及びExOR41の入力信号Fiに対し
てフィードバック信号Frの位相差φｄが90゜の場合で、
これらはPLL回路の動作がロック状態となる場合に相当
する。
て、VolからVohへの立上りの開始点から、VohからVolへ
の立下りの開始までの時間が、ExOR41の出力パルスの周
期Ｔの1/2の場合について述べる。これは、PLL回路への
入力信号Fiがない場合、及びExOR41の入力信号Fiに対し
てフィードバック信号Frの位相差φｄが90゜の場合で、
これらはPLL回路の動作がロック状態となる場合に相当
する。
先ず、入力信号Fiとフィードバック信号Frとの位相差を
求めるExOR41の出力パルスにおいて、立上り時間Tr＝立
下り時間Tf＝０の場合を考える。この時のExOR41の出力
パルス波形を第５図（ａ）に示す。第５図（ａ）におい
て、実線はExOR41の正相出力端子41cにおける正相出力
波形を、破線は逆相出力端子41dにおける逆相出力波形
をそれぞれあらわしている。ロック状態におけるExOR41
の正相出力波形は、周期ＴにおいてT/2時間はVol、残り
T/2時間はVohの電圧レベルを持っている。従って、正相
出力端子41cから出力される正相出力パルスの直流成分V
iは、（Voh＋Vol）/2となる。さらに、逆相出力端子41d
から出力される逆相出力波形は、正相出力波形と相反す
る関係にあるが、その直流成分は前記Viと等しい。ここ
で、基準電圧発生回路50における抵抗51と抵抗52を1:1
の値に設定すると、その基準電圧発生回路50の出力基準
電圧Vrは、正相出力及び逆相出力の各直流成分の平均値
となる。
求めるExOR41の出力パルスにおいて、立上り時間Tr＝立
下り時間Tf＝０の場合を考える。この時のExOR41の出力
パルス波形を第５図（ａ）に示す。第５図（ａ）におい
て、実線はExOR41の正相出力端子41cにおける正相出力
波形を、破線は逆相出力端子41dにおける逆相出力波形
をそれぞれあらわしている。ロック状態におけるExOR41
の正相出力波形は、周期ＴにおいてT/2時間はVol、残り
T/2時間はVohの電圧レベルを持っている。従って、正相
出力端子41cから出力される正相出力パルスの直流成分V
iは、（Voh＋Vol）/2となる。さらに、逆相出力端子41d
から出力される逆相出力波形は、正相出力波形と相反す
る関係にあるが、その直流成分は前記Viと等しい。ここ
で、基準電圧発生回路50における抵抗51と抵抗52を1:1
の値に設定すると、その基準電圧発生回路50の出力基準
電圧Vrは、正相出力及び逆相出力の各直流成分の平均値
となる。
従ってVr＝（Voh＋Vol）/2となり、上記Viと一致する。
次に、ExOR41の出力パルスにおいて、立上り時間Tr及び
立下り時間Tfを考慮した場合を考える。この時のExOR41
の出力パルス波形を第５図（ｂ）に示す。第５図（ｂ）
より、ExOR41の正相出力パルスの直流成分Viは、次の式
であらわすことができる。
立下り時間Tfを考慮した場合を考える。この時のExOR41
の出力パルス波形を第５図（ｂ）に示す。第５図（ｂ）
より、ExOR41の正相出力パルスの直流成分Viは、次の式
であらわすことができる。
この式より、Tr,Tfを考慮した場合、前述のTr＝Tf＝０
の場合に比較して、Viは だけ変化することがわかる。更に、ExOR41の逆相出力波
形は、第５図（ｂ）からあきらかなように、正相出力パ
ルスをT/2時間だけ遅らせたものに等しい。従って、正
相出力及び逆相出力の各直流成分が等しいため、基準電
圧発生回路50の出力基準電圧Vrは前記正相出力パルスの
直流成分Viと一致する。
の場合に比較して、Viは だけ変化することがわかる。更に、ExOR41の逆相出力波
形は、第５図（ｂ）からあきらかなように、正相出力パ
ルスをT/2時間だけ遅らせたものに等しい。従って、正
相出力及び逆相出力の各直流成分が等しいため、基準電
圧発生回路50の出力基準電圧Vrは前記正相出力パルスの
直流成分Viと一致する。
以上のように、立上り時間Tr＝立下り時間Tfの場合、基
準電圧Vrは系の状態に関わらず、常に一定レベルであ
る。これに対し、立上り時間Tr≠立下り時間Tfの場合、
基準電圧Vrは系の状態に関わらず、信号の立上り点及び
立下り点において変化する。しかし、正相出力端子41c
と逆相出力端子41dとの電圧差は、これらの出力端子41
c,41dの電圧の状態に応じて変化するが、抵抗51,52の抵
抗値が変化しないので、その出力端子41c,41dの電圧差
に対する該抵抗51,52の分圧比は、常に1:1になる。
準電圧Vrは系の状態に関わらず、常に一定レベルであ
る。これに対し、立上り時間Tr≠立下り時間Tfの場合、
基準電圧Vrは系の状態に関わらず、信号の立上り点及び
立下り点において変化する。しかし、正相出力端子41c
と逆相出力端子41dとの電圧差は、これらの出力端子41
c,41dの電圧の状態に応じて変化するが、抵抗51,52の抵
抗値が変化しないので、その出力端子41c,41dの電圧差
に対する該抵抗51,52の分圧比は、常に1:1になる。
このような基準電圧Vrに基づき、ExOR41の正相出力パル
スから高周波分がローパスフィルタ60で除去され、その
ローパスフィルタ60の出力電圧VcでVCO70の発振周波数
が制御される。VCO70の出力信号Foは、1/N分周器71で1/
N分周された後、フィードバック信号Frの形でExOR41の
入力端子41bへフィードバックされる。
スから高周波分がローパスフィルタ60で除去され、その
ローパスフィルタ60の出力電圧VcでVCO70の発振周波数
が制御される。VCO70の出力信号Foは、1/N分周器71で1/
N分周された後、フィードバック信号Frの形でExOR41の
入力端子41bへフィードバックされる。
本実施例では、ExOR41の正相出力と逆相出力との電圧差
を抵抗51,52で1:1に分圧して基準電圧Vrを生成するよう
にしたので、PLL回路のロック状態において常に、ルー
プフィルタ60の入力信号の直流成分と、バイアスとして
印加される基準電圧Vrとが一致し、これにより次のよう
な利点が得られる。
を抵抗51,52で1:1に分圧して基準電圧Vrを生成するよう
にしたので、PLL回路のロック状態において常に、ルー
プフィルタ60の入力信号の直流成分と、バイアスとして
印加される基準電圧Vrとが一致し、これにより次のよう
な利点が得られる。
（１） 温度、電源の変動により、ExOR41の出力信号の
直流成分が変化しても、それに対応して基準電圧Vrが変
化するため、調整の必要がなく、基準電圧調整の煩雑さ
を解消できる。その上、温度、電源に対する補償回路も
必要ない。
直流成分が変化しても、それに対応して基準電圧Vrが変
化するため、調整の必要がなく、基準電圧調整の煩雑さ
を解消できる。その上、温度、電源に対する補償回路も
必要ない。
また、ノードN1上に現れる電圧を容量53で平滑して安定
化しているので、基準電圧Vrの直流成分が、速やかに正
相出力パルスの直流成分Viと一致するよう動作し、両直
流成分のずれを高速かつ的確に防止できる。
化しているので、基準電圧Vrの直流成分が、速やかに正
相出力パルスの直流成分Viと一致するよう動作し、両直
流成分のずれを高速かつ的確に防止できる。
（２） 基準電圧発生回路50は、抵抗51,52及び容量53
で構成されているため、回路構成が簡単であり、前記
（１）を含めモノリシック化に適しており、小型化が容
易である。
で構成されているため、回路構成が簡単であり、前記
（１）を含めモノリシック化に適しており、小型化が容
易である。
（３） ExOR40の出力周波数が高い場合でも、信号の立
上り時間Trと立下り時間Tfの影響を受けないため、きわ
めて高帯域の動作が可能である。
上り時間Trと立下り時間Tfの影響を受けないため、きわ
めて高帯域の動作が可能である。
（４） 位相比較器40は、バイポーラ型のExOR41で構成
されているため、高速動作が可能となる。
されているため、高速動作が可能となる。
なお、本発明は図示の実施例に限定されず、種々の変形
が可能である。例えば、ExOR41を第６図以外の回路で構
成してもよい。いま、基準電圧発生回路50は、抵抗51,5
2及び容量53で構成しているが、本発明の基準電圧発生
回路は、位相比較器40の正相出力と逆相出力との電圧差
を1:1に分圧してその分圧された電圧を基準電圧Vrとし
て使用するものであるから、レベルシフト用のダイオー
ド等を付加する等して他の回路で構成してもよい。
が可能である。例えば、ExOR41を第６図以外の回路で構
成してもよい。いま、基準電圧発生回路50は、抵抗51,5
2及び容量53で構成しているが、本発明の基準電圧発生
回路は、位相比較器40の正相出力と逆相出力との電圧差
を1:1に分圧してその分圧された電圧を基準電圧Vrとし
て使用するものであるから、レベルシフト用のダイオー
ド等を付加する等して他の回路で構成してもよい。
（発明の効果） 以上詳細に説明したように、請求項１の発明によれば、
基準電圧発生回路により、位相比較器から出力された相
補的な第１と第２の信号の電圧差を1:1に分圧して基準
電圧を生成し、その基準電圧をバイアス電圧としてルー
プフィルタに供給するようにしたので、ロック状態にお
いて、位相比較器の出力の平均電圧（直流成分）と、基
準電圧の平均電圧（直流成分）とのずれを防止できる。
そのため、基準電圧の調整が不要で、PLL回路の広い動
作範囲の確保、入力信号がないときのVCOの発振周波数
のずれを防止、及び高い周波数での高帯域動作が可能に
なる。
基準電圧発生回路により、位相比較器から出力された相
補的な第１と第２の信号の電圧差を1:1に分圧して基準
電圧を生成し、その基準電圧をバイアス電圧としてルー
プフィルタに供給するようにしたので、ロック状態にお
いて、位相比較器の出力の平均電圧（直流成分）と、基
準電圧の平均電圧（直流成分）とのずれを防止できる。
そのため、基準電圧の調整が不要で、PLL回路の広い動
作範囲の確保、入力信号がないときのVCOの発振周波数
のずれを防止、及び高い周波数での高帯域動作が可能に
なる。
請求項２の発明では、基準ノード上に現れる電圧をコン
デンサで平滑して安定化するようにしたので、基準電圧
の直流成分が、速やかに第１の信号の直流成分と一致す
るよう動作し、両直流成分のずれを高速かつ的確に防止
できる。
デンサで平滑して安定化するようにしたので、基準電圧
の直流成分が、速やかに第１の信号の直流成分と一致す
るよう動作し、両直流成分のずれを高速かつ的確に防止
できる。
第１図は本発明の実施例を示すPLL回路の構成図、第２
図は従来のPLL回路の構成図、第３図（ａ），（ｂ），
（ｃ），（ｄ）は第２図の位相比較器の出力パルス波形
図、第４図は第２図の位相差φｄとVcの関係図、第５図
（ａ），（ｂ）は第１図の位相比較器の出力パルス波形
図、第６図は第１図のExORの回路図である。 40……位相比較器、41……ExOR、50……基準電圧発生回
路、51,52……第1,第２の抵抗、53……容量、60……ル
ープフィルタ、61……差動増幅器、70……VCO、71……1
/N分周器、Fi……入力信号、Fo……出力信号、Fr……フ
ィードバック信号、Vr……基準電圧。
図は従来のPLL回路の構成図、第３図（ａ），（ｂ），
（ｃ），（ｄ）は第２図の位相比較器の出力パルス波形
図、第４図は第２図の位相差φｄとVcの関係図、第５図
（ａ），（ｂ）は第１図の位相比較器の出力パルス波形
図、第６図は第１図のExORの回路図である。 40……位相比較器、41……ExOR、50……基準電圧発生回
路、51,52……第1,第２の抵抗、53……容量、60……ル
ープフィルタ、61……差動増幅器、70……VCO、71……1
/N分周器、Fi……入力信号、Fo……出力信号、Fr……フ
ィードバック信号、Vr……基準電圧。
Claims (2)
- 【請求項１】入力信号の位相とフィードバック信号の位
相とを比較し、その比較結果に応じた第１の信号を第１
の出力ノードから出力し、かつ該第１の信号の逆相であ
る第２の信号を第２の出力ノードから出力する位相比較
器と、 基準電圧が与えられる基準ノードと、 前記第１の信号の電圧と前記基準電圧とを差動増幅して
前記第１の信号の低周波成分を通過させるループフィル
タと、 前記ループフィルタの出力に応じた周波数を有する第３
の信号を出力する電圧制御発振器と、 前記第３の信号を分周し該分周した信号を前記フィード
バック信号として出力する分周器と、 前記第１の出力ノード、前記第２の出力ノード及び前記
基準ノードに接続され、前記第１の出力ノードに現れた
電圧と前記第２の出力ノードに現れた電圧との差を1:1
に分圧し該分圧した電圧を前記基準ノードに出力する基
準電圧発生回路とを、 備えたことを特徴とするフェーズロックループ回路。 - 【請求項２】前記基準ノードには、該基準ノードに現れ
る電圧を平滑するコンデンサが接続されていることを特
徴とする請求項１記載のフェーズロックループ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63283447A JPH0787363B2 (ja) | 1988-11-09 | 1988-11-09 | フェーズロックループ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63283447A JPH0787363B2 (ja) | 1988-11-09 | 1988-11-09 | フェーズロックループ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02130026A JPH02130026A (ja) | 1990-05-18 |
| JPH0787363B2 true JPH0787363B2 (ja) | 1995-09-20 |
Family
ID=17665663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63283447A Expired - Lifetime JPH0787363B2 (ja) | 1988-11-09 | 1988-11-09 | フェーズロックループ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0787363B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005328272A (ja) * | 2004-05-13 | 2005-11-24 | Nec Electronics Corp | Ｐｌｌ回路およびそれを用いた周波数設定回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5950141B2 (ja) | 2015-06-08 | 2016-07-13 | 東芝ライテック株式会社 | 照明器具 |
-
1988
- 1988-11-09 JP JP63283447A patent/JPH0787363B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5950141B2 (ja) | 2015-06-08 | 2016-07-13 | 東芝ライテック株式会社 | 照明器具 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02130026A (ja) | 1990-05-18 |
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