JPH02130042U - - Google Patents
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- Publication number
- JPH02130042U JPH02130042U JP3771089U JP3771089U JPH02130042U JP H02130042 U JPH02130042 U JP H02130042U JP 3771089 U JP3771089 U JP 3771089U JP 3771089 U JP3771089 U JP 3771089U JP H02130042 U JPH02130042 U JP H02130042U
- Authority
- JP
- Japan
- Prior art keywords
- memory
- card
- cassette
- figures
- utility
- Prior art date
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- Pending
Links
- 230000015654 memory Effects 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 3
Landscapes
- Numerical Control (AREA)
Description
第１図、第２図はこの考案の一実施例に係り、
第１図はメモリカードの斜視図、第２図ａ，ｂは
キヤラクタ判別用回路図、第３図は従来の数値制
御装置の構成を示すブロツク図、第４図は従来の
アドレスマツプの構成図である。 図において、１…デコーダカード、２……カセ
ツトメモリ１、３……カセツトメモリ２、４……
カセツトメモリ３、５……カセツトメモリ４であ
る。なお、図中、同一符号は同一、または相当部
分を示す。
第１図はメモリカードの斜視図、第２図ａ，ｂは
キヤラクタ判別用回路図、第３図は従来の数値制
御装置の構成を示すブロツク図、第４図は従来の
アドレスマツプの構成図である。 図において、１…デコーダカード、２……カセ
ツトメモリ１、３……カセツトメモリ２、４……
カセツトメモリ３、５……カセツトメモリ４であ
る。なお、図中、同一符号は同一、または相当部
分を示す。
Claims (1)
- メモリをデコーダカードと複数個のカセツトメ
モリの組合せにより構成することを特徴とするメ
モリカード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3771089U JPH02130042U (ja) | 1989-03-31 | 1989-03-31 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3771089U JPH02130042U (ja) | 1989-03-31 | 1989-03-31 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02130042U true JPH02130042U (ja) | 1990-10-26 |
Family
ID=31545072
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3771089U Pending JPH02130042U (ja) | 1989-03-31 | 1989-03-31 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02130042U (ja) |
-
1989
- 1989-03-31 JP JP3771089U patent/JPH02130042U/ja active Pending