JPH02130083A - 文字パタン編集方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は文字パタン編集方式に関し、特に、プロセッサ
により文字フォント発生回路からのパタンを一旦メモリ
上で編集した後に符号化した画信号を得る文字パタン編
集方式に関する。

し従来の技術］ 従来、この種の方式は、ワードプロセシングとファクシ
ミリ通信の融合を志向した装置などで採用される方式で
あるが、文字パタンをメモリ上に展開する際に文字フォ
ントの大きさと文字間隔とによって、メモリのワード境
界に合わない場合があった。従って、編集にあたっては
、ビット単位の位置合せを行う必要があった。

そのために、プロセッサは文字フォント発生回路から読
み出したパタンを適当な回数だけビットシフト演算して
位置合せをした上で編集メモリに書き込む事を行ってい
た０編集を完了した行パタンは、プロセッサによるプロ
グラム処理または符号化回路を用いて符号化が行われ、
これにより、符号化画信号を得ていた。

［発明が解決しようとする課題〕 上述した従来の文字パタン編集方式は、編集時にプロセ
ッサかビットシフト演算を行うので、多くのマシンサイ
クルを要し、全体の処理時間が長くなるという欠点があ
った。

［課Ｕを解決するための手段］ 本発明の目的は、上述した従来のパタン編集方式の課題
を解決し、全体として処理時間を短縮することができる
パタン編集方式を提供することである。

本発明は、プロセッサが文字フォント発生回路より文字
パタンを読み出して編集メモリ上で一行ずつの編集を行
い、符号化回路を通して帯域圧縮を行う文字パタンｍ薬
方式において、フォントを一次元に分解したパタンの一
ワード分を文字フォント発生回路から読み出し、＃ＴＡ
集メセメモリ開する際に、前の文字パタンの終端との文
字間隔のビット数を考慮して、次に書き込まれるべきパ
タンの始端がワード境界に合っていない場合は、端数の
ビット数だけあけて次のワード境界に合せて書き込みを
行うと共に、別に、行毎に削除されるべきビット位置を
示す一次元のデータを作成し、符号化に際して行毎に前
もって符号化回路に入力し、符号化回路は、符号化動作
時に該データを参照して削除するビットを判断して、正
しい文字間隔の符号化画信号を得る事を特徴とする。

このように、本発明の文字パタン編集方式は、文字フォ
ント発生回路より読み出した文字パタン自体をビットシ
フト演算することをせずに、展開される文字パタンかメ
モリのワード境界に合っていない場合は、端数のビット
数だけあけて次のワード境界に合せて書き込みを行う、
そして、余分な端数ビットの位置の情報を表すために、
予め１または０を削除すべきビットと決めて、各行毎に
一走査分長さの一次元のデータをプロセッサの編集処理
の中で作成する。

編集が完了すると、符号化回路に上記−次元の削除ビッ
トを表すデータを記憶させ、文字パタンの符号化処理の
開始を命令する。

符号化回路は、削除ビットを表すデータを保持するメモ
リを持ち、符号化処理か開始されると、そのメモリから
データを読み出して参照しながら、削除すべきビットの
部分を検出すると、符号化回路入力部分に設けたシフト
回路により不用なビットを取り除いたパタンを符号化処
理し、正しい文字間ｊ＠の符号化画信号を得る。

前述のように、従来の文字パタン編集方式においても、
編集メモリの入力部にシフト回路が設けられている０本
発明では、編集メモリの入力部におけるシフト回路の代
わりに符号化回路入力部分にシフト回路を設けたもので
あり、符号化処理時に削除ビット数分の操作時間が代わ
りにかかるのであるが、プロセッサが行うビットシフト
演算にかかる時間に比べるとかなり短くできるため、全
体の処理時間としては、短縮か可能である。

［実施例］ 次に、本発明について図面を参照して説明する。

第１図は、本発明の一実施例を示す機能ブロック図であ
る。

プロセッサ１とメモリ２と符号化回路３と文字フォント
発生回路４が共有バスラで接続され、プロセッサ１は文
字フォント発生回路４に文字コード情報６を与え、文字
パタン情報７を読み出す。

この文字パタン情報７は第２図に示すように、−次元の
ワード単位のデータに区切られて読み出される。

プロセッサ１は、文字フォント発生回路４から読み出し
た文字パタン情報７をメモリ２上の所定の編集領域に書
き写してゆく、この際に、ワードプロセシングを行って
そのデータをファクシミリ通信する場合など、文字フォ
ントの大きさと文字間隔とによって、文字パタンとメモ
リのワード境界とが合わない場合があった。即ち、任意
の文字間隔１０により、第３図（ａ）に示すようにメモ
リのワード境界８と文字パタン情報７の区切り９が一致
しなくなる。これを回避するため、本発明では、端数と
ット１１の領域分あけて次のワード境界８に文字パタン
情報７を書き込み、並行して一次元の削除とットデータ
１２に端数とット１１の位置を書き込んでゆく、こうし
て第３図（ｂ）に示すような一行分編集済みパターンデ
ータ１３と、削除ビットデータ１２が出来上がると、プ
ロセッサ１は符号化回路３を起動し、削除ビットデータ
１２と編集済みパターンデータ１３を符号化回路３に入
力し、符号化画信号２３を得る。第４図は符号化回路３
の詳細を表しており、削除ビヅトデータ１２は一行の符
号化に先立ち予めメモリ１４に記憶させておき、メモリ
１４のデータ出力１８はシフトレジスタ１６のパラレル
入力に接続され、データ入力制御部２４で作られるパラ
レルロード信号２５によって削除とットデータ１２が順
次ロードされる。シフトレジスタ１５のパラレル入力に
は共有バスラが接続され、パラレルロード信号２５によ
って編集済みパターンデータが順次ロードされる。

シフトレジスタ１５のシリアル出力１９はシフトレジス
タ１７のシリアル入力に接続されており、シフトクロッ
ク信号２０は、符号化部２１から出力され、シフトレジ
スタ１５〜１７に入力され、３個のシフトレジスタは同
じタイミングでシフト操作を行う、シフトレジスタ１５
とシフトレジスタ１６のパラレルロードは、−ワード分
のシフトを完了した時またはシフトレジスタ１６の最終
ビット位置で端数ビット１１を検出した時に行うように
データ入力制御部の倫理を作っておく。

カウンタ２２は、パラレルロード信号２５を計箆してメ
モリ１４にアドレス信号として与えることにより、編集
済みパターンデータ１３と同期して削除とットデータ１
２がロードされる。

このようにして、編集済みパターンデータ１３の端数と
ット１１に対応するデータだけを削除した信号か符号化
部２１に伝えられるため、符号化部２１からは端数ビッ
トを含まない画像の符号化画信号２３が得られる。

［発明の効果］ 以上説明したように本発明は、プロセッサが文字フォン
ト発生回路から読み出した文字パタンを編集メモリに書
き込む際に文字パタンにビットシフト演算を行わないの
で全体の処理時間を短縮できる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示す機能ブロック図、第２
図は文字フォント発生回路からの文字パタン出力形態の
例、第３図はメモリ上の文字パタン編集の例で（ａ）が
従来の方式、（ｂ）が本発明の方式を示す、第４図は符
号化回路を説明するブロック図である。 １・・・プロセッサ　　　　２・・・メモリ３・・・符
号化回路　　４・・・文字フォント発生回路５・・・共
有バス　　　６・・・文字コード情報７・・・文字パタ
ン情報　　８・・・ワード境界９・・・文字パタン情報
の区切り １０・・・文字間隔　　　　１１・・・端数ビット１２
・・・削除ビットデータ １３・・・編集済みパタンデータ １４・・・メモリ　　　　　１５・・・シフトレジスタ
１６・・・シフトレジスタ　１７・・・シフトレジスタ
１８・・・メモリ１４のデータ出力 １９・・・シフトレジスタ１５のシリアル出力２０・・
・シフトクロック信号 ２１・・・符号化部 ２２・・・カウンタ ２３・・・符号化画信号 ２４・・・データ入力制御部 ２５・・・パラレルロード信号

Claims (1)

【特許請求の範囲】
1. プロセッサが文字フォント発生回路より文字パタンを読
   み出して編集メモリ上で一行ずつの編集を行い、符号化
   回路を通して帯域圧縮を行う文字パタン編集方式におい
   て、フォントを一次元に分解したパタンの一ワード分を
   文字フォント発生回路から読み出し、編集メモリに展開
   する際に、前の文字パタンの終端との文字間隔のビット
   数を考慮して、次に書き込まれるべきパタンの始端がワ
   ード境界に合っていない場合は、端数のビット数だけあ
   けて次のワード境界に合せて書き込みを行うと共に、別
   に、行毎に削除されるべきビット位置を示す一次元のデ
   ータを作成し、符号化に際して行毎に前もつて符号化回
   路に入力し、符号化回路は、符号化動作時に該データを
   参照して削除するビットを判断して、正しい文字間隔の
   符号化画信号を得る事を特徴とする文字パタン編集方式
   。