JPH052875A - ビデオメモリ - Google Patents
ビデオメモリInfo
- Publication number
- JPH052875A JPH052875A JP3060310A JP6031091A JPH052875A JP H052875 A JPH052875 A JP H052875A JP 3060310 A JP3060310 A JP 3060310A JP 6031091 A JP6031091 A JP 6031091A JP H052875 A JPH052875 A JP H052875A
- Authority
- JP
- Japan
- Prior art keywords
- data
- serial
- bit position
- power
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】電源投入後、画面クリアのような最初の１回だ
けシリアルライトを行う場合に、擬似ライト転送サイク
ルを発生させる外部回路を不要にし小形化を図る。 【構成】電源投入後、電源投入検出回路９から発生する
信号によってポインタ７の先頭のフリップフロップ２が
セットされると共に、それ以外のフリップフロップ２が
リセットされる。従って、ラッチ１により構成されるシ
リアルデータレジスタ６のビット位置は先頭に設定され
るので、ビット位置を設定する擬似ライト転送サイクル
を行わずに、シリアルクロックによって順次シリアルデ
ータを読み込むことができる。
けシリアルライトを行う場合に、擬似ライト転送サイク
ルを発生させる外部回路を不要にし小形化を図る。 【構成】電源投入後、電源投入検出回路９から発生する
信号によってポインタ７の先頭のフリップフロップ２が
セットされると共に、それ以外のフリップフロップ２が
リセットされる。従って、ラッチ１により構成されるシ
リアルデータレジスタ６のビット位置は先頭に設定され
るので、ビット位置を設定する擬似ライト転送サイクル
を行わずに、シリアルクロックによって順次シリアルデ
ータを読み込むことができる。
Description
【０００１】
【産業上の利用分野】本発明は、パーソナルコンピュー
タやワークステーション等の情報機器において、画像用
フレームメモリとして用いられるビデオメモリの改良に
関するものである。
タやワークステーション等の情報機器において、画像用
フレームメモリとして用いられるビデオメモリの改良に
関するものである。
【０００２】
【従来の技術】近年、パーソナルコンピュータやワーク
ステーションなどの画像用フレームメモリとして、ビデ
オメモリが使われている。
ステーションなどの画像用フレームメモリとして、ビデ
オメモリが使われている。
【０００３】従来のビデオメモリは、一般的に図２のよ
うな構成になっている。図２において、５はＲＡＭと呼
ばれるランダムアクセス機能を有するデータ記憶部、６
はＲＡＭ５の１ラインビット幅の記憶素子を有し、シリ
アル入力データを順次記憶するシリアルデータレジスタ
である。７はシリアル入力データが記憶されるシリアル
データレジスタ６のビット位置を指定するポインタ、８
はアドレス信号によりポインタ７に対してビット位置の
初期値を与えるためのデコーダである。
うな構成になっている。図２において、５はＲＡＭと呼
ばれるランダムアクセス機能を有するデータ記憶部、６
はＲＡＭ５の１ラインビット幅の記憶素子を有し、シリ
アル入力データを順次記憶するシリアルデータレジスタ
である。７はシリアル入力データが記憶されるシリアル
データレジスタ６のビット位置を指定するポインタ、８
はアドレス信号によりポインタ７に対してビット位置の
初期値を与えるためのデコーダである。
【０００４】ポインタ７は、デコーダ８により、データ
レジスタ６のビット位置の初期値を受け取り、シリアル
クロックにより順次上位ビットへとシフトしていく。こ
れにより、連続して与えられるシリアル入力データは、
シリアルデータレジスタ６において、先ずデコーダ８が
示すビット位置に記憶され、以降、順次上位ビットへと
記憶されていく。シリアルデータレジスタ６へ記憶され
たシリアル入力データは、ＲＡＭ５へのデータ転送サイ
クル要求により、ＲＡＭ５の１ラインへ転送される。
レジスタ６のビット位置の初期値を受け取り、シリアル
クロックにより順次上位ビットへとシフトしていく。こ
れにより、連続して与えられるシリアル入力データは、
シリアルデータレジスタ６において、先ずデコーダ８が
示すビット位置に記憶され、以降、順次上位ビットへと
記憶されていく。シリアルデータレジスタ６へ記憶され
たシリアル入力データは、ＲＡＭ５へのデータ転送サイ
クル要求により、ＲＡＭ５の１ラインへ転送される。
【０００５】図３は、図２のシリアルデータレジスタ６
とポインタ７の具体回路構成例である。以下、これにつ
いて説明する。
とポインタ７の具体回路構成例である。以下、これにつ
いて説明する。
【０００６】シリアルデータレジスタ６は、ＲＡＭ５の
１ラインビット数に対応する数のシリアル入力データを
記憶するラッチ回路１により構成される。ポインタ７
は、シリアルデータレジスタ６のビット位置を選択する
ポインタデータを記憶すフリップフロップ１０で構成さ
れるシフトレジスタと、マルチプレクサ３により構成さ
れる。ＷＤＴ、ＷＤＴ´は、ＲＡＭ５に対するサイクル
がデータ転送サイクルであることを示すデータ転送制御
信号であり、ＷＤＴ´は、ＷＤＴより少し遅延させられ
た信号である。転送サイクル時には、フリップフロップ
１０にはマルチプレクサ３を介してデコーダ８からの信
号が与えられる。
１ラインビット数に対応する数のシリアル入力データを
記憶するラッチ回路１により構成される。ポインタ７
は、シリアルデータレジスタ６のビット位置を選択する
ポインタデータを記憶すフリップフロップ１０で構成さ
れるシフトレジスタと、マルチプレクサ３により構成さ
れる。ＷＤＴ、ＷＤＴ´は、ＲＡＭ５に対するサイクル
がデータ転送サイクルであることを示すデータ転送制御
信号であり、ＷＤＴ´は、ＷＤＴより少し遅延させられ
た信号である。転送サイクル時には、フリップフロップ
１０にはマルチプレクサ３を介してデコーダ８からの信
号が与えられる。
【０００７】データ転送サイクルであることを示すデー
タ転送制御信号ＷＤＴによって、データ転送サイクル時
にはビット位置の初期値であるデコーダ８の信号がマル
チプレクサ３を介してフリップフロップ１０に記憶され
る。そして、このデータ転送サイクルの終了後、シリア
ルクロックにより順次上位ビットへとシフトしていく。
これにより連続して与えられるシリアル入力データは、
先ず、デコーダ８が示すビット位置のラッチ回路１に記
憶され、以降順次上位ビットへと記憶される。シリアル
データレジスタ６のラッチ回路１へ記憶されたシリアル
入力データは、ＲＡＭ５へのデータ転送サイクルによ
り、ＲＡＭ５の１ラインへ転送される。
タ転送制御信号ＷＤＴによって、データ転送サイクル時
にはビット位置の初期値であるデコーダ８の信号がマル
チプレクサ３を介してフリップフロップ１０に記憶され
る。そして、このデータ転送サイクルの終了後、シリア
ルクロックにより順次上位ビットへとシフトしていく。
これにより連続して与えられるシリアル入力データは、
先ず、デコーダ８が示すビット位置のラッチ回路１に記
憶され、以降順次上位ビットへと記憶される。シリアル
データレジスタ６のラッチ回路１へ記憶されたシリアル
入力データは、ＲＡＭ５へのデータ転送サイクルによ
り、ＲＡＭ５の１ラインへ転送される。
【０００８】
【発明が解決しようとする課題】このような上記従来の
ビデオメモリでは、電源投入後に画面クリアを行う場合
のように最初の１回だけシリアルライトを行う場合に
は、シリアルデータレジスタ６の初期アドレスをレジス
タの先頭としてシリアル入力を行うべく擬似ライト転送
サイクルを行う必要があって、擬似データ転送制御信号
発生用の外部回路を要する。その結果、小型化思考のグ
ラフィックスシステムなどにおいて余分な制御信号発生
回路が必要となり、小型化の妨げになるという問題があ
った。
ビデオメモリでは、電源投入後に画面クリアを行う場合
のように最初の１回だけシリアルライトを行う場合に
は、シリアルデータレジスタ６の初期アドレスをレジス
タの先頭としてシリアル入力を行うべく擬似ライト転送
サイクルを行う必要があって、擬似データ転送制御信号
発生用の外部回路を要する。その結果、小型化思考のグ
ラフィックスシステムなどにおいて余分な制御信号発生
回路が必要となり、小型化の妨げになるという問題があ
った。
【０００９】本発明は、上記問題点を低減するため、余
分な制御信号発生回路を設けず、擬似ライト転送サイク
ルを行うことなく、シリアルライトを行い得るようにす
ることを目的とする。
分な制御信号発生回路を設けず、擬似ライト転送サイク
ルを行うことなく、シリアルライトを行い得るようにす
ることを目的とする。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
め、本発明では、ランダムアクセス機能を有するメモリ
と、シリアル入力データを記憶するデータレジスタと、
前記データレジスタのビット位置指定データを記憶する
シフトレジスタとを設けると共に、電源投入時に一定期
間信号を発生する電源投入検出手段と、前記電源投入検
出手段の出力により、前記シフトレジスタに記憶される
前記ビット位置指定データを前記データレジスタの先頭
とするように設定するビット位置指定データ設定手段と
を設ける構成としている。
め、本発明では、ランダムアクセス機能を有するメモリ
と、シリアル入力データを記憶するデータレジスタと、
前記データレジスタのビット位置指定データを記憶する
シフトレジスタとを設けると共に、電源投入時に一定期
間信号を発生する電源投入検出手段と、前記電源投入検
出手段の出力により、前記シフトレジスタに記憶される
前記ビット位置指定データを前記データレジスタの先頭
とするように設定するビット位置指定データ設定手段と
を設ける構成としている。
【００１１】
【作用】本発明は上記の構成により、電源投入後、画面
クリアのためにシリアル入力する場合などには、データ
レジスタのビット位置指定データを記憶するシフトレジ
スタにおいて、そのビット位置指定データが電源投入検
出手段の出力により前記データレジスタの先頭に設定さ
れる。このことにより、前記データレジスタの初期アド
レスが該データレジスタの先頭に設定されるので、疑似
ライト転送サイクルを行わずに、シリアルライトを行う
ことができ、擬似ライト転送制御信号発生用の外部回路
が不要になる。
クリアのためにシリアル入力する場合などには、データ
レジスタのビット位置指定データを記憶するシフトレジ
スタにおいて、そのビット位置指定データが電源投入検
出手段の出力により前記データレジスタの先頭に設定さ
れる。このことにより、前記データレジスタの初期アド
レスが該データレジスタの先頭に設定されるので、疑似
ライト転送サイクルを行わずに、シリアルライトを行う
ことができ、擬似ライト転送制御信号発生用の外部回路
が不要になる。
【００１２】
【実施例】図１は、本発明の実施例を示すビデオメモリ
のＳＡＭと呼ばれるシリアルデータレジスタの回路構成
図である。以下、図１を用いて本発明の実施例を説明す
る。 図１において、５はＲＡＭと呼ばれるランダムア
クセス機能を有するデータ記憶部、６は１ラインビット
幅の記憶素子で構成され、順次入力されるシリアル入力
データを記憶するシリアルデータレジスタ、７はシリア
ル入力データが記憶されるシリアルデータレジスタ６の
ビット位置を指定するポインタであって、フリップフロ
ップ２で構成されるシフトレジスタとマルチプレクサ３
とにより構成される。また、８はビット位置の初期デー
タを発生するデコーダ、ＷＤＴ、ＷＤＴ´は、ライト転
送サイクル時に発生される信号であって、ＷＤＴ´はＷ
ＤＴよりも少し遅延させられたものである。
のＳＡＭと呼ばれるシリアルデータレジスタの回路構成
図である。以下、図１を用いて本発明の実施例を説明す
る。 図１において、５はＲＡＭと呼ばれるランダムア
クセス機能を有するデータ記憶部、６は１ラインビット
幅の記憶素子で構成され、順次入力されるシリアル入力
データを記憶するシリアルデータレジスタ、７はシリア
ル入力データが記憶されるシリアルデータレジスタ６の
ビット位置を指定するポインタであって、フリップフロ
ップ２で構成されるシフトレジスタとマルチプレクサ３
とにより構成される。また、８はビット位置の初期デー
タを発生するデコーダ、ＷＤＴ、ＷＤＴ´は、ライト転
送サイクル時に発生される信号であって、ＷＤＴ´はＷ
ＤＴよりも少し遅延させられたものである。
【００１３】そして、９は電源投入時に信号を発生する
電源投入検出回路である。前記電源投入検出回路９から
の信号は、ポインタ７の先頭ビットのフリップフロップ
２のセット端子に入力されると共に、それ以外のフリッ
プフロップ２のリセット端子に入力される。この構成に
より、電源投入時には、電源投入検出回路９からの信号
により、先頭ビットのフリップフロップ２をセットし、
それ以外のフリップフロップをリセットして、前記シフ
トレジスタ（フリップフロップ）２に記憶される前記ビ
ット位置指定データを前記シリアルデータレジスタ６の
先頭とするように設定するビット位置指定データ設定手
段１１を構成している。
電源投入検出回路である。前記電源投入検出回路９から
の信号は、ポインタ７の先頭ビットのフリップフロップ
２のセット端子に入力されると共に、それ以外のフリッ
プフロップ２のリセット端子に入力される。この構成に
より、電源投入時には、電源投入検出回路９からの信号
により、先頭ビットのフリップフロップ２をセットし、
それ以外のフリップフロップをリセットして、前記シフ
トレジスタ（フリップフロップ）２に記憶される前記ビ
ット位置指定データを前記シリアルデータレジスタ６の
先頭とするように設定するビット位置指定データ設定手
段１１を構成している。
【００１４】従って、電源投入時、ビット位置指定デー
タ設定手段１１によってシリアルデータレジスタ６のビ
ット位置が先頭に設置される。そして、それ以降は、ビ
ット位置はシリアルクロックにより上位ビットにシフト
していく。従って、順次入力されるシリアル入力データ
は、シリアルデータレジスタ６の先頭から記憶され、シ
リアルデータレジスタ６に記憶されたシリアル入力デー
タは、ライト転送サイクル要求により、ＲＡＭ５の１ラ
インに転送される。ＲＡＭ５へデータ転送を行なった後
のシリアルデータレジスタ６の初期のビット位置の設定
は、上記ライト転送サイクル時にデコーダ８から出力さ
れ、このデコーダ８の出力は、このライト転送サイクル
時に出力されるＷＤＴ信号によってマルチプレクサ３を
介してフリップフロップ２に記憶されることによって、
ビット位置の初期値が設定される。これ以降の動作は、
前記のシリアル入力→ライト転送サイクルを繰り返す。
タ設定手段１１によってシリアルデータレジスタ６のビ
ット位置が先頭に設置される。そして、それ以降は、ビ
ット位置はシリアルクロックにより上位ビットにシフト
していく。従って、順次入力されるシリアル入力データ
は、シリアルデータレジスタ６の先頭から記憶され、シ
リアルデータレジスタ６に記憶されたシリアル入力デー
タは、ライト転送サイクル要求により、ＲＡＭ５の１ラ
インに転送される。ＲＡＭ５へデータ転送を行なった後
のシリアルデータレジスタ６の初期のビット位置の設定
は、上記ライト転送サイクル時にデコーダ８から出力さ
れ、このデコーダ８の出力は、このライト転送サイクル
時に出力されるＷＤＴ信号によってマルチプレクサ３を
介してフリップフロップ２に記憶されることによって、
ビット位置の初期値が設定される。これ以降の動作は、
前記のシリアル入力→ライト転送サイクルを繰り返す。
【００１５】よって、電源投入後、データの初期アドレ
スをデータレジスタの先頭としてシリアルライトを行う
場合には、疑似ライト転送サイクルを行うことなく、シ
リアルライトを行うことができる。
スをデータレジスタの先頭としてシリアルライトを行う
場合には、疑似ライト転送サイクルを行うことなく、シ
リアルライトを行うことができる。
【００１６】
【発明の効果】上記の実施例から明らかなように、本発
明によれば、電源投入後、画面クリアを行なう場合のよ
うにシリアルデータレジスタの先頭からシリアルライト
する場合には、シリアルデータレジスタのビット位置を
制御するシフトレジスタについて、電源投入後、その投
入時に発生させる信号によってシリアルデータレジスタ
の初期アドレスを先頭に設定したので、最初の疑似ライ
ト転送サイクルを行わずにビデオメモリのクリアがで
き、よって疑似ライト転送サイクルを発生させる外部回
路を不要として、小形化思考のグラフィックスシステム
等の小形化を図ることができる。尚、画面クリアはビデ
オメモリの全ビットに行っても構わない。
明によれば、電源投入後、画面クリアを行なう場合のよ
うにシリアルデータレジスタの先頭からシリアルライト
する場合には、シリアルデータレジスタのビット位置を
制御するシフトレジスタについて、電源投入後、その投
入時に発生させる信号によってシリアルデータレジスタ
の初期アドレスを先頭に設定したので、最初の疑似ライ
ト転送サイクルを行わずにビデオメモリのクリアがで
き、よって疑似ライト転送サイクルを発生させる外部回
路を不要として、小形化思考のグラフィックスシステム
等の小形化を図ることができる。尚、画面クリアはビデ
オメモリの全ビットに行っても構わない。
【図１】本発明の実施例を示すビデオメモリのシリアル
入力レジスタの具体回路構成である。
入力レジスタの具体回路構成である。
【図２】ビデオメモリの構成図である。
【図３】従来例のビデオメモリのシリアル入力レジスタ
の具体回路構成である。
の具体回路構成である。
１ ラッチ ２ フリップ・フロップ ３ マルチプレクサ ５ ＲＡＭ ６ シリアルデータレジスタ ７ ポインタ ９ 電源投入検出回路 １１ ビット位置指定データ設定手段
Claims (1)
- 【特許請求の範囲】 【請求項１】ランダムアクセス機能を有するメモリと、
シリアル入力データを記憶するデータレジスタと、前記
データレジスタのビット位置指定データを記憶するシフ
トレジスタと、電源投入時に一定期間信号を発生する電
源投入検出手段と、前記電源投入検出手段の出力によ
り、前記シフトレジスタに記憶される前記ビット位置指
定データを前記データレジスタの先頭とするように設定
するビット位置指定データ設定手段とを備えたことを特
徴とするビデオメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3060310A JPH052875A (ja) | 1991-03-25 | 1991-03-25 | ビデオメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3060310A JPH052875A (ja) | 1991-03-25 | 1991-03-25 | ビデオメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH052875A true JPH052875A (ja) | 1993-01-08 |
Family
ID=13138467
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3060310A Pending JPH052875A (ja) | 1991-03-25 | 1991-03-25 | ビデオメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH052875A (ja) |
-
1991
- 1991-03-25 JP JP3060310A patent/JPH052875A/ja active Pending
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